| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 研究工作的背景与意义 | 第9-10页 |
| 1.2 时间交织ADC国内外研究现状 | 第10-12页 |
| 1.3 论文的主要工作及结构安排 | 第12-13页 |
| 第二章 时间交织ADC基本原理与误差分析 | 第13-25页 |
| 2.1 ADC的性能指标 | 第13-15页 |
| 2.2 时间交织ADC的基本原理 | 第15-16页 |
| 2.3 时间交织ADC的误差分析 | 第16-24页 |
| 2.3.1 通道间失调失配的影响 | 第17-19页 |
| 2.3.2 通道间增益失配的影响 | 第19-22页 |
| 2.3.3 通道间采样时钟偏移的影响 | 第22-24页 |
| 2.4 本章小结 | 第24-25页 |
| 第三章 时间交织ADC通道间失配校正方法研究 | 第25-44页 |
| 3.1 已有的通道间失配校正结构 | 第25-31页 |
| 3.1.1 失调失配的校正 | 第26-27页 |
| 3.1.2 增益失配的校正 | 第27-28页 |
| 3.1.3 采样时钟偏移的校正 | 第28-29页 |
| 3.1.4 参考ADC的校正结构 | 第29-30页 |
| 3.1.5 单一前置SHA结构 | 第30-31页 |
| 3.1.6 基于LMS-FIR及内插滤波的校正方法 | 第31页 |
| 3.2 失调失配的后台校正方法 | 第31-34页 |
| 3.3 增益失配的后台校正方法 | 第34-36页 |
| 3.4 基于均衡算法的采样时钟偏移校正 | 第36-40页 |
| 3.5 建模与仿真 | 第40-43页 |
| 3.6 本章小结 | 第43-44页 |
| 第四章 时间交织ADC数字校正电路的设计 | 第44-52页 |
| 4.1 校正系统的结构设计 | 第44-45页 |
| 4.2 verilog代码设计 | 第45-48页 |
| 4.2.1 SPI接.设计 | 第45-46页 |
| 4.2.2 时钟与复位信号 | 第46-47页 |
| 4.2.3 校正模块设计 | 第47-48页 |
| 4.3 设计优化 | 第48-50页 |
| 4.3.1 流水线技术 | 第48-49页 |
| 4.3.2 电路交织技术 | 第49-50页 |
| 4.4 代码仿真 | 第50-51页 |
| 4.5 本章小结 | 第51-52页 |
| 第五章 时间交织ADC数字校正电路的后端实现 | 第52-62页 |
| 5.1 数字后端流程 | 第52-53页 |
| 5.2 逻辑综合 | 第53-54页 |
| 5.3 版图规划与自动布局布线 | 第54-59页 |
| 5.3.1 布图与布局 | 第55-56页 |
| 5.3.2 时钟树与时钟优化 | 第56-57页 |
| 5.3.3 布线与优化 | 第57-59页 |
| 5.4 形式验证 | 第59页 |
| 5.5 静态时序分析及后仿真 | 第59-61页 |
| 5.6 DRC & LVS | 第61页 |
| 5.7 本章小结 | 第61-62页 |
| 第六章 总结与展望 | 第62-63页 |
| 6.1 全文总结 | 第62页 |
| 6.2 后续工作展望 | 第62-63页 |
| 致谢 | 第63-64页 |
| 参考文献 | 第64-67页 |
| 攻读硕士学位期间取得的成果 | 第67-68页 |