| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 符号对照表 | 第10-11页 |
| 缩略语对照表 | 第11-14页 |
| 第一章 绪论 | 第14-18页 |
| 1.1 研究背景及意义 | 第14-15页 |
| 1.2 论文研究内容 | 第15页 |
| 1.3 论文结构 | 第15-18页 |
| 第二章 信号测试系统主要模块的工作原理 | 第18-34页 |
| 2.1 时钟管理模块（CMT） | 第18-24页 |
| 2.1.1 数字时钟管理器（DCM） | 第19-22页 |
| 2.1.2 锁相环（PLL） | 第22-24页 |
| 2.2 USB2.0 | 第24页 |
| 2.3 移位寄存器 | 第24-26页 |
| 2.3.1 移位寄存器概述 | 第24-25页 |
| 2.3.2 移位寄存器原理 | 第25-26页 |
| 2.4 FPGA片上 SDPRAM缓存 | 第26-28页 |
| 2.5 DDR2 SDRAM片外存储 | 第28-30页 |
| 2.5.1 DDR2 SDRAM概述 | 第28-29页 |
| 2.5.2 DDR2 SDRAM的基本结构 | 第29页 |
| 2.5.3 DDR2 SDRAM的基本工作原理 | 第29-30页 |
| 2.6 亚稳态 | 第30-31页 |
| 2.7 本章小结 | 第31-34页 |
| 第三章 测试系统方案设计与实现 | 第34-54页 |
| 3.1 数字处理系统整体设计 | 第34-36页 |
| 3.1.1 系统方案制定 | 第34页 |
| 3.1.2 系统总体框架 | 第34-36页 |
| 3.2 系统关键芯片选型 | 第36-37页 |
| 3.2.1 FPGA选型 | 第36-37页 |
| 3.2.2 DDR2 SDRAM | 第37页 |
| 3.3 系统软件实现 | 第37-52页 |
| 3.3.1 系统时钟模块设计 | 第37-40页 |
| 3.3.2 系统使能及行同步信号产生模块 | 第40-43页 |
| 3.3.3 数据读取分发模块 | 第43-47页 |
| 3.3.4 系统数据缓存模块 | 第47-50页 |
| 3.3.5 数据位宽转化模块 | 第50-51页 |
| 3.3.6 系统数据增益模块 | 第51-52页 |
| 3.3.7 系统数据输出模块 | 第52页 |
| 3.4 本章小结 | 第52-54页 |
| 第四章 信号测试系统仿真及测试 | 第54-70页 |
| 4.1 系统各个模块的仿真与分析 | 第54-63页 |
| 4.1.1 时钟产生模块仿真与分析 | 第54-55页 |
| 4.1.2 系统使能及行同步信号产生模块仿真与分析 | 第55-57页 |
| 4.1.3 数据读取分发模块仿真与分析 | 第57-59页 |
| 4.1.4 数据缓存模块仿真与分析 | 第59-61页 |
| 4.1.5 数据位宽转化模块仿真与分析 | 第61-62页 |
| 4.1.6 数据增益模块仿真与分析 | 第62页 |
| 4.1.7 数据输出模块仿真与分析 | 第62-63页 |
| 4.2 系统板级验证与综合 | 第63-67页 |
| 4.2.1 长波数字信号传输过程板级验证 | 第64-66页 |
| 4.2.2 短波数字信号传输过程板级验证 | 第66-67页 |
| 4.3 信号测试系统实测数据验证 | 第67-68页 |
| 4.4 本章小结 | 第68-70页 |
| 第五章 总结与展望 | 第70-72页 |
| 参考文献 | 第72-74页 |
| 致谢 | 第74-76页 |
| 作者简介 | 第76-77页 |