基于TDC的全数字锁相环研究与设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第8-13页 |
| 1.1 课题的研究背景及意义 | 第8-10页 |
| 1.1.1 锁相环的发展概况 | 第8-9页 |
| 1.1.2 全数字锁相环研究的意义 | 第9-10页 |
| 1.2 国内外的研究现状 | 第10-12页 |
| 1.3 论文的结构 | 第12-13页 |
| 第二章 锁相环简介 | 第13-21页 |
| 2.1 锁相环的组成及原理 | 第13-17页 |
| 2.1.1 鉴相器 | 第13-14页 |
| 2.1.2 环路滤波器 | 第14-16页 |
| 2.1.3 压控振荡器 | 第16-17页 |
| 2.2 锁相环的分类及应用 | 第17-19页 |
| 2.3 锁相环的主要性能参数 | 第19页 |
| 2.4 本章小结 | 第19-21页 |
| 第三章 数字锁相环的结构 | 第21-39页 |
| 3.1 数字锁相环的分类 | 第21-22页 |
| 3.2 全数字锁相环的组成 | 第22-33页 |
| 3.2.1 数字鉴相器 | 第22-24页 |
| 3.2.2 时间数字转换器 | 第24-26页 |
| 3.2.3 数字滤波器 | 第26-28页 |
| 3.2.4 数控振荡器 | 第28-31页 |
| 3.2.5 数字分频器 | 第31-32页 |
| 3.2.6 环形振荡器 | 第32-33页 |
| 3.3 全数字锁相环的数学分析 | 第33-38页 |
| 3.3.1 鉴相器的数学模型 | 第34-35页 |
| 3.3.2 数字滤波器的数学模型 | 第35页 |
| 3.3.3 数控振荡器的数学模型 | 第35页 |
| 3.3.4 数字分频器的数学模型 | 第35-36页 |
| 3.3.5 锁相环的数学模型 | 第36-38页 |
| 3.4 本章小结 | 第38-39页 |
| 第四章 基于 TDC 的全数字锁相环设计 | 第39-55页 |
| 4.1 Verilog HDL 的介绍 | 第39-40页 |
| 4.2 锁相环各个模块的设计 | 第40-51页 |
| 4.2.1 鉴相器的设计 | 第40-42页 |
| 4.2.2 TDC 的设计 | 第42-46页 |
| 4.2.3 DCO 的设计 | 第46-48页 |
| 4.2.4 数字分频器的设计 | 第48-50页 |
| 4.2.5 FRO 的设计 | 第50-51页 |
| 4.3 全数字锁相环的仿真 | 第51-54页 |
| 4.3.1 数模混合仿真流程 | 第51-52页 |
| 4.3.2 仿真分析 | 第52-54页 |
| 4.4 本章小结 | 第54-55页 |
| 第五章 锁相环关键模块的后端设计 | 第55-66页 |
| 5.1 数字 ASIC 的设计流程 | 第55-57页 |
| 5.2 TDC 的后端设计 | 第57-63页 |
| 5.2.1 TDC 逻辑综合 | 第57-59页 |
| 5.2.2 TDC 布局布线 | 第59-63页 |
| 5.2.3 TDC 后仿真分析 | 第63页 |
| 5.3 DCO 的版图及后仿真分析 | 第63-65页 |
| 5.4 本章小结 | 第65-66页 |
| 第六章 总结与展望 | 第66-67页 |
| 6.1 总结 | 第66页 |
| 6.2 展望 | 第66-67页 |
| 参考文献 | 第67-70页 |
| 附录 1 攻读硕士学位期间撰写的论文 | 第70-71页 |
| 附录 2 攻读硕士学位期间申请的专利 | 第71-72页 |
| 致谢 | 第72页 |
