缩略词表 | 第5-7页 |
摘要 | 第7-10页 |
Abstract | 第10-13页 |
第一章 前言 | 第14-21页 |
1.1 MALDI-TOF-MS数据采集系统研究背景 | 第14-15页 |
1.2 MALDI-TOF-MS构成及工作原理 | 第15-17页 |
1.2.1 MALDI-TOF-MS构成 | 第15-16页 |
1.2.2 MALDI-TOF-MS工作原理 | 第16-17页 |
1.3 MALDI-TOF-MS数据采集系统研究现状 | 第17-20页 |
1.3.1 ADC技术与TDC技术 | 第17-19页 |
1.3.2 高速数据采集系统国内外现状 | 第19-20页 |
1.4 本论文主要研究内容 | 第20-21页 |
第二章 基于FPGA的高速数据采集系统硬件电路设计 | 第21-48页 |
2.1 高速数据采集系统硬件电路方案设计 | 第21-25页 |
2.2 高速数据采集系统框架设计 | 第25-26页 |
2.3 高速ADC模块 | 第26-32页 |
2.3.1 奈奎斯特采样定理与过采样技术 | 第26-28页 |
2.3.2 ADC芯片——MXT2021BG292D1614HT | 第28-29页 |
2.3.3 ADC芯片工作模式设置 | 第29-31页 |
2.3.4 ADC芯片输出引脚设置 | 第31-32页 |
2.4 ADC采样时钟电路模块 | 第32-33页 |
2.4.1 锁相环芯片——LMK03033C | 第32-33页 |
2.4.2 ADC时钟电路设计 | 第33页 |
2.5 存储电路模块 | 第33-35页 |
2.5.1 DDR2 SDRAM | 第33-34页 |
2.5.2 存储电路设计 | 第34-35页 |
2.6 以太网电路模块 | 第35-38页 |
2.6.1 以太网芯片 88e1111 | 第35-36页 |
2.6.2 88e1111硬件接口配置 | 第36-37页 |
2.6.3 88e1111电路设计 | 第37-38页 |
2.7 信号调理电路模块 | 第38-40页 |
2.7.1 信号调理电路设计 | 第38-39页 |
2.7.2 信号调理电路测试 | 第39-40页 |
2.8 电源模块电路 | 第40-42页 |
2.8.1 供电电压指标要求 | 第40-41页 |
2.8.2 电源模块设计 | 第41页 |
2.8.3 电源模块指标测试 | 第41-42页 |
2.9 高速数据采集系统PCB设计 | 第42-47页 |
2.9.1 板层设计 | 第42-43页 |
2.9.2 板卡布局布线设计 | 第43-45页 |
2.9.3 抗电磁干扰设计 | 第45-47页 |
2.10 小结 | 第47-48页 |
第三章 高速数据采集系统控制逻辑设计 | 第48-71页 |
3.1 FPGA系统控制逻辑开发流程与开发环境 | 第48-50页 |
3.2 高速数据采集系统控制逻辑设计 | 第50页 |
3.3 ADC模块控制逻辑 | 第50-53页 |
3.3.1.ADC接口控制逻辑 | 第50-51页 |
3.3.2 锁相环控制逻辑 | 第51-53页 |
3.4 以太网控制逻辑 | 第53-61页 |
3.4.1 以太网传输理论 | 第53-56页 |
3.4.2 88e1111芯片配置 | 第56-57页 |
3.4.3 88e1111控制逻辑设计 | 第57-58页 |
3.4.4 88e1111控制逻辑时序 | 第58-60页 |
3.4.5 88e1111控制逻辑仿真 | 第60-61页 |
3.5 DDR2 SDRAM控制逻辑 | 第61-70页 |
3.5.1 DDR2 SDRAM引脚介绍 | 第61-63页 |
3.5.2 DDR2 SDRAM内部寄存器配置 | 第63页 |
3.5.3 DDR2 SDRAM工作过程 | 第63-64页 |
3.5.4 DDR2 SDRAM IP核 | 第64-67页 |
3.5.5 DDR2 SDRAM控制逻辑设计 | 第67-70页 |
3.6 小结 | 第70-71页 |
第四章 高速数据采集系统测试 | 第71-80页 |
4.1 测试方案 | 第71-72页 |
4.2 锁相环模块测试 | 第72-73页 |
4.3 DDR2 SDRAM存储模块测试 | 第73-75页 |
4.4 以太网模块测试 | 第75-77页 |
4.5 ADC模块测试 | 第77-79页 |
4.6 小结 | 第79-80页 |
第五章 总结 | 第80-82页 |
5.1 工作总结 | 第80页 |
5.2 下一步研究计划 | 第80-82页 |
参考文献 | 第82-86页 |
个人简历 | 第86-87页 |
致谢 | 第87页 |