2.4GHz锁相频率合成器的设计与实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第10-17页 |
| 1.1 频率合成技术的研究背景与意义 | 第10页 |
| 1.2 频率合成主要技术指标 | 第10-11页 |
| 1.3 频率合成技术的主要方法 | 第11-14页 |
| 1.4 频率合成器国内外研究现状 | 第14-15页 |
| 1.5 本文主要工作 | 第15-17页 |
| 第二章 锁相环频率合成技术基本理论 | 第17-30页 |
| 2.1 锁相环路的基本特性 | 第17-18页 |
| 2.2 电荷泵锁相环路组成 | 第18-26页 |
| 2.2.1 鉴频鉴相器 | 第18-20页 |
| 2.2.2 电荷泵(CP) | 第20-23页 |
| 2.2.3 环路滤波器(LPF) | 第23-24页 |
| 2.2.4 压控振荡器(VCO) | 第24-26页 |
| 2.3 锁相环路的线性化模型及传递函数 | 第26-28页 |
| 2.4 锁相环路的动态方程 | 第28页 |
| 2.5 本章小结 | 第28-30页 |
| 第三章 锁相环路的噪声与杂散分析及处理 | 第30-40页 |
| 3.1 相位噪声概述 | 第30-31页 |
| 3.2 锁相环系统相位噪声分析 | 第31-34页 |
| 3.3 杂散概述 | 第34页 |
| 3.4 环路杂散分析 | 第34-37页 |
| 3.4.1 泄漏杂散 | 第34-35页 |
| 3.4.2 脉冲杂散 | 第35页 |
| 3.4.3 脉冲杂散和泄漏杂散的综合考虑 | 第35-37页 |
| 3.5 降低锁相环路噪声的措施 | 第37-38页 |
| 3.6 降低锁相环路杂散的措施 | 第38页 |
| 3.7 本章小结 | 第38-40页 |
| 第四章 锁相环频率合成器的电路设计 | 第40-73页 |
| 4.1 2.4GHZ 锁相频率合成器指标要求 | 第40页 |
| 4.2 2.4GHZ 锁相频率合成器方案确定 | 第40-41页 |
| 4.3 锁相环芯片 ADF4108 | 第41-48页 |
| 4.3.1 锁相环芯片选型 | 第41-42页 |
| 4.3.2 ADF4108 的结构与原理 | 第42-44页 |
| 4.3.3 ADF4108 的锁存器配置 | 第44-47页 |
| 4.3.4 ADF4108 的硬件电路 | 第47-48页 |
| 4.4 VCO 电路 | 第48-50页 |
| 4.4.1 MAX2750 应用 | 第48-49页 |
| 4.4.2 匹配电路 | 第49-50页 |
| 4.4.3 VCO 具体电路 | 第50页 |
| 4.5 环路滤波器设计 | 第50-61页 |
| 4.5.1 环路滤波器的参数 | 第52-53页 |
| 4.5.2 环路滤波器时间常数 | 第53-54页 |
| 4.5.3 二阶环路滤波器的设计 | 第54-55页 |
| 4.5.4 三阶环路滤波器的设计 | 第55-57页 |
| 4.5.5 三阶环路滤波器的具体计算 | 第57-61页 |
| 4.6 参考源晶体振荡器设计 | 第61-64页 |
| 4.6.1 晶体振荡器 | 第61-63页 |
| 4.6.2 20MHz 晶体振荡器电路 | 第63-64页 |
| 4.7 系统仿真论证 | 第64-67页 |
| 4.8 控制模块设计 | 第67-72页 |
| 4.8.1 控制模块硬件电路 | 第67-69页 |
| 4.8.2 控制模块程序设计 | 第69-72页 |
| 4.9 本章小结 | 第72-73页 |
| 第五章 锁相环频率合成器实现与结果分析 | 第73-82页 |
| 5.1 系统电路实现 | 第73-74页 |
| 5.2 频率合成器的调试 | 第74-75页 |
| 5.3 系统实验结果测试及分析 | 第75-81页 |
| 5.4 本章小结 | 第81-82页 |
| 第六章 结论 | 第82-84页 |
| 6.1 本文主要工作 | 第82页 |
| 6.2 下一步工作展望 | 第82-84页 |
| 致谢 | 第84-85页 |
| 参考文献 | 第85-87页 |
| 附录 | 第87-91页 |
