基于IRIG-B码解调技术的时间同步系统研究与设计
| 摘要 | 第5-6页 |
| abstract | 第6页 |
| 第1章 绪论 | 第9-15页 |
| 1.1 选题背景以及研究意义 | 第9-10页 |
| 1.2 时间同步技术研究现状 | 第10-13页 |
| 1.3 论文主要工作和结构安排 | 第13-15页 |
| 第2章 时间同步原理及总体方案设计 | 第15-32页 |
| 2.1 时间双向对比技术 | 第15-16页 |
| 2.2 IRIG-B码授时技术原理 | 第16-21页 |
| 2.2.1 IRIG-B码基本原理和特点 | 第17-19页 |
| 2.2.2 IRIG-B码解调技术研究 | 第19-21页 |
| 2.3 锁相环技术 | 第21-29页 |
| 2.3.1 锁相环基本原理 | 第21-22页 |
| 2.3.2 锁相环的数学模型 | 第22-26页 |
| 2.3.3 锁相环的工作过程 | 第26页 |
| 2.3.4 锁相环环路相位噪声特性分析 | 第26-28页 |
| 2.3.5 锁相环的应用 | 第28-29页 |
| 2.4 时间同步总体设计方案 | 第29-30页 |
| 2.5 本章小结 | 第30-32页 |
| 第3章 基于FPGA的B(DC)码解调设计 | 第32-40页 |
| 3.1 系统软件设计流程 | 第32-33页 |
| 3.2 B(DC)码解调器设计 | 第33-39页 |
| 3.2.1 B码解调实现方案设计 | 第33-34页 |
| 3.2.2 B(DC)码解调设计及仿真验证 | 第34-39页 |
| 3.3 本章总结 | 第39-40页 |
| 第4章 时钟校准模块设计 | 第40-54页 |
| 4.1 时钟校准模块设计流程 | 第40页 |
| 4.2 锁相环的最佳环路模型 | 第40-43页 |
| 4.3 全数字锁相环设计 | 第43-49页 |
| 4.3.1 数字鉴相器 | 第43-45页 |
| 4.3.2 数控振荡器 | 第45-47页 |
| 4.3.3 数字环路滤波器 | 第47-49页 |
| 4.4 时钟校准模块时序仿真 | 第49-52页 |
| 4.5 本章小结 | 第52-54页 |
| 第5章 系统的实现及结果分析 | 第54-63页 |
| 5.1 硬件电路介绍 | 第54-56页 |
| 5.2 系统调试 | 第56-58页 |
| 5.2.1 系统硬件电路调试 | 第56-57页 |
| 5.2.2 系统软件调试 | 第57-58页 |
| 5.3 时间同步系统基于FPGA硬件实现 | 第58页 |
| 5.4 时间同步系统实验及结果分析 | 第58-62页 |
| 5.5 本章小结 | 第62-63页 |
| 结论 | 第63-65页 |
| 参考文献 | 第65-69页 |
| 攻读硕士学位期间发表的论文和取得的科研成果 | 第69-71页 |
| 致谢 | 第71页 |
