| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第9-15页 |
| 1.1 运动控制系统研究背景和意义 | 第9-11页 |
| 1.1.1 运动控制系统的定义 | 第9-10页 |
| 1.1.2 运动控制系统的分类 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-12页 |
| 1.2.1 国外研究现状 | 第11-12页 |
| 1.2.2 国内研究现状 | 第12页 |
| 1.3 课题研究的目的和意义 | 第12-13页 |
| 1.4 论文主要研究内容和章节安排 | 第13-15页 |
| 第二章 运动控制系统的总体设计规划 | 第15-22页 |
| 2.1 运动控制系统的设计流程和准则 | 第15-16页 |
| 2.2 运动控制系统的整体结构及实现功能 | 第16-17页 |
| 2.3 基于FPGA的开发方法综合分析 | 第17-21页 |
| 2.3.1 FPGA开发简介 | 第17-18页 |
| 2.3.2 FPGA的优点及应用前景 | 第18-19页 |
| 2.3.3 Verilog HDL硬件描述语言介绍 | 第19页 |
| 2.3.4 FPGA的开发流程 | 第19-21页 |
| 2.4 小结 | 第21-22页 |
| 第三章 运动控制系统硬件与脉冲模块设计 | 第22-39页 |
| 3.1 系统整体硬件电路设计 | 第22-27页 |
| 3.1.1 电源电路 | 第22-23页 |
| 3.1.2 时钟电路 | 第23页 |
| 3.1.3 FPGA的配置电路 | 第23-24页 |
| 3.1.4 光电隔离电路 | 第24-25页 |
| 3.1.5 报警和开光量控制电路 | 第25-26页 |
| 3.1.6 板卡PCB实现 | 第26-27页 |
| 3.2 脉冲控制发生器的模块设计 | 第27-32页 |
| 3.2.1 脉冲发生器的性能指标 | 第27-28页 |
| 3.2.2 DDS算法模块的分析与实现 | 第28-31页 |
| 3.2.3 使用QuartusII对脉冲发生器的仿真分析 | 第31-32页 |
| 3.3 正交编码器信号解码模块设计 | 第32-37页 |
| 3.3.1 正交编码器解码技术简介 | 第32-33页 |
| 3.3.2 解码技术分析 | 第33-34页 |
| 3.3.3 基于FPGA的正交编码器设计 | 第34-36页 |
| 3.3.4 仿真实验及其结果分析 | 第36-37页 |
| 3.4 本章小结 | 第37-39页 |
| 第四章 加减速算法模块的设计 | 第39-48页 |
| 4.1 梯形曲线加减速算法 | 第39-43页 |
| 4.1.1 梯形加减速算法原理分析 | 第39-41页 |
| 4.1.2 梯形加减速算法的硬件实现 | 第41-43页 |
| 4.2 S形曲线加减速算法 | 第43-47页 |
| 4.2.1 S形加减速算法的硬件实现 | 第45-47页 |
| 4.3 本章小结 | 第47-48页 |
| 第五章 运动控制插补算法的研究与实现 | 第48-57页 |
| 5.1 插补算法分类 | 第48-53页 |
| 5.1.1 逐点比较法 | 第48-51页 |
| 5.1.2 DDA数字积分法(Digital Differential Analyzer) | 第51-53页 |
| 5.2 对DDS数字积分法插补算法进行仿真设计 | 第53-56页 |
| 5.3 本章小结 | 第56-57页 |
| 第六章 测试平台搭建和实现 | 第57-64页 |
| 6.1 脉冲发送模块的平台测试 | 第57-58页 |
| 6.2 正交编码器模块平台测试 | 第58-59页 |
| 6.3 系统整体平台的搭建与实现 | 第59-63页 |
| 6.4 本章小结 | 第63-64页 |
| 第七章 总结与展望 | 第64-66页 |
| 7.1 论文总结 | 第64页 |
| 7.2 论文展望 | 第64-66页 |
| 参考文献 | 第66-69页 |
| 致谢 | 第69-70页 |
| 攻读硕士学位期间的研究成果及发表的学术论文 | 第70页 |
