基于VPX总线的脑神经信号实时处理系统硬件设计
| 致谢 | 第4-5页 |
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 1 绪论 | 第9-20页 |
| 1.1 课题的背景和意义 | 第9-10页 |
| 1.2 相关研究概述 | 第10-18页 |
| 1.2.1 脑机接口 | 第10-12页 |
| 1.2.2 Serial Rapid IO | 第12-14页 |
| 1.2.3 VPX总线 | 第14-16页 |
| 1.2.4 TI片上系统66AK2H06 | 第16-18页 |
| 1.3 课题研究内容和文章组织结构 | 第18-20页 |
| 1.3.1 课题研究内容 | 第18-19页 |
| 1.3.2 文章组织结构 | 第19-20页 |
| 2 系统硬件总体架构设计 | 第20-26页 |
| 2.1 系统需求分析 | 第21-22页 |
| 2.1.1 系统输入输出信号分析 | 第21页 |
| 2.1.2 算法介绍 | 第21-22页 |
| 2.1.3 资源评估 | 第22页 |
| 2.2 系统硬件整体方案设计 | 第22-25页 |
| 2.2.1 系统总体架构 | 第22-23页 |
| 2.2.2 信号处理板功能模块划分 | 第23-24页 |
| 2.2.3 芯片选型 | 第24-25页 |
| 2.3 本章小结 | 第25-26页 |
| 3 系统硬件详细设计 | 第26-58页 |
| 3.1 信号处理模块设计 | 第27-37页 |
| 3.1.1 DDR3 SDRAM接口 | 第28-31页 |
| 3.1.2 SRIO接口 | 第31-32页 |
| 3.1.3 千兆以太网接口 | 第32-34页 |
| 3.1.4 RS232接口 | 第34-35页 |
| 3.1.5 SPIFlash接口 | 第35-36页 |
| 3.1.6 I2C接口 | 第36-37页 |
| 3.1.7 JTAG调试接口 | 第37页 |
| 3.1.8 其它外围设备 | 第37页 |
| 3.2 数据交换模块设计 | 第37-41页 |
| 3.3 系统时钟设计 | 第41-44页 |
| 3.4 供电电路设计 | 第44-49页 |
| 3.5 系统硬件实现 | 第49-57页 |
| 3.5.1 PCB布局 | 第49-51页 |
| 3.5.2 PCB布线 | 第51-56页 |
| 3.5.3 PCB设计结果 | 第56-57页 |
| 3.6 本章小结 | 第57-58页 |
| 4 系统测试 | 第58-71页 |
| 4.1 电源测试 | 第58-61页 |
| 4.2 信号测试 | 第61-66页 |
| 4.3 系统功能测试 | 第66-70页 |
| 4.3.1 测试方法概述 | 第66-67页 |
| 4.3.2 预测流程 | 第67-68页 |
| 4.3.3 预测结果验证 | 第68-69页 |
| 4.3.4 软件评测 | 第69页 |
| 4.3.5 结果分析 | 第69-70页 |
| 4.4 本章小结 | 第70-71页 |
| 5 总结与展望 | 第71-73页 |
| 5.1 总结 | 第71页 |
| 5.2 展望 | 第71-73页 |
| 参考文献 | 第73-77页 |
| 作者简历 | 第77页 |
