高分辨率低杂散频率合成器的研制
| 摘要 | 第1-5页 |
| ABSTRACT | 第5-6页 |
| 目录 | 第6-9页 |
| 图目录 | 第9-11页 |
| 第一章 引言 | 第11-14页 |
| 1．1 频率合成技术概述 | 第11-13页 |
| 1．2 本文的主要工作 | 第13-14页 |
| 第二章 DDS基本原理与杂散分析 | 第14-36页 |
| 2．1 DDS基本工作原理 | 第14-16页 |
| 2．2 DDS性能特点 | 第16-18页 |
| 2．3 DDS杂散分析 | 第18-36页 |
| 2．3．1 理想DDS的频谱 | 第18-21页 |
| 2．3．2 相位截断产生的杂散 | 第21-28页 |
| 2．3．2．1 相位截断误差分析 | 第21-23页 |
| 2．3．2．2 相位截断杂散的幅度 | 第23-24页 |
| 2．3．2．3 相位截断杂散的分布 | 第24-28页 |
| 2．3．2．4 相位截断杂散小结 | 第28页 |
| 2．3．3 幅度量化产生的误差 | 第28-32页 |
| 2．3．3．1 幅度杂散信号的描述与分析 | 第28-30页 |
| 2．3．3．2 过采样杂散分析 | 第30-31页 |
| 2．3．3．3 幅度量化误差小结 | 第31-32页 |
| 2．3．4 DAC非线性带来的杂散 | 第32-33页 |
| 2．3．5 其他杂散来源 | 第33-34页 |
| 2．3．6 DDS杂散小结 | 第34-36页 |
| 第三章 DDS+PLL组合频综 | 第36-42页 |
| 3．1 DDS+PLL组合系统方案及杂散分析 | 第36-40页 |
| 3．1．1 DDS激励PLL方案 | 第36-38页 |
| 3．1．2 DDS内环分频式 | 第38-39页 |
| 3．1．3 PLL内插DDS组合方案 | 第39-40页 |
| 3．1．4 环外混频式组合方案 | 第40页 |
| 3．2 设计DDS+PLL组合频综的注意事项 | 第40-42页 |
| 第四章 高分辨率低杂散频率合成器方案设计 | 第42-49页 |
| 4．1 技术指标 | 第42页 |
| 4．2 方案选择 | 第42页 |
| 4．3 三重调节频率合成器的低杂散算法 | 第42-48页 |
| 4．3．1 算法结构 | 第42-45页 |
| 4．3．2 DDS杂散频率 | 第45-46页 |
| 4．3．3 根据杂散位置改变参数 | 第46-48页 |
| 4．4 系统方案设计 | 第48-49页 |
| 第五章 软硬件实现 | 第49-67页 |
| 5．1 主要器件选择 | 第49-56页 |
| 5．1．1 PE3336 | 第49-51页 |
| 5．1．2 AD9850 | 第51-52页 |
| 5．1．3 参考信号源 | 第52页 |
| 5．1．4 混频器 | 第52-53页 |
| 5．1．5 带通滤波器 | 第53-54页 |
| 5．1．6 前置分频器 | 第54页 |
| 5．1．7 电荷泵 | 第54-56页 |
| 5．2 参数确定 | 第56-60页 |
| 5．2．1 DDS输出频率及环路分频比的确定 | 第56-57页 |
| 5．2．2 环路滤波器的设计 | 第57-60页 |
| 5．3 时序及接口电路 | 第60-64页 |
| 5．3．1 AD9850的时序分析 | 第60-61页 |
| 5．3．2 PE3336时序分析 | 第61-63页 |
| 5．3．3 接口控制电路 | 第63-64页 |
| 5．4 软件流程图 | 第64-65页 |
| 5．5 PCB设计 | 第65-67页 |
| 第六章 实验结果与结论 | 第67-76页 |
| 6．1 测试结果 | 第67-73页 |
| 6．2 结果分析 | 第73-75页 |
| 6．3 结论 | 第75-76页 |
| 参考文献 | 第76-78页 |
| 附录 | 第78-84页 |
| 致谢 | 第84-85页 |
| 个人简历及研究成果 | 第85-86页 |
