多PE网络处理器体系结构及实现技术研究
| 摘要 | 第1-7页 |
| ABSTRACT | 第7-8页 |
| 第一章 绪论 | 第8-11页 |
| ·课题背景 | 第8-9页 |
| ·路由器的发展简述 | 第8-9页 |
| ·报文处理的并行性 | 第9页 |
| ·课题研究内容及主要工作 | 第9-10页 |
| ·课题研究成果 | 第10页 |
| ·论文的组织 | 第10-11页 |
| 第二章 网络处理器并行体系结构 | 第11-19页 |
| ·网络处理器在路由器中的地位 | 第11页 |
| ·网络处理器的组成 | 第11-14页 |
| ·物理接口子系统与交换开关接口子系统 | 第12页 |
| ·存储与缓冲子系统 | 第12页 |
| ·PE子系统 | 第12-13页 |
| ·通用微处理器 | 第13页 |
| ·协处理器子系统 | 第13-14页 |
| ·网络处理器中的并行技术 | 第14-18页 |
| ·并行技术分类 | 第14页 |
| ·PE内部的并行 | 第14-15页 |
| ·PE间的并行 | 第15-16页 |
| ·PE与协处理器之间的并行 | 第16-18页 |
| ·本章小结 | 第18-19页 |
| 第三章 YHNP网络处理器体系结构及实现 | 第19-30页 |
| ·UFS报文存储系统及控制器 | 第20-26页 |
| ·报文在UFS中的组织及相关数据结构 | 第21-22页 |
| ·报文的接收控制 | 第22-23页 |
| ·PCB缓冲区的管理 | 第23-25页 |
| ·报文的发送控制 | 第25-26页 |
| ·分派调度部件 | 第26-27页 |
| ·分派控制逻辑 | 第26-27页 |
| ·PE调度逻辑 | 第27页 |
| ·PE及协处理器系统 | 第27-29页 |
| ·本章小结 | 第29-30页 |
| 第四章 几个关键问题的研究 | 第30-52页 |
| ·问题的提出 | 第30页 |
| ·多线程并行技术研究的相关结论 | 第30-31页 |
| ·常用的分析模型 | 第30-31页 |
| ·相关结论 | 第31页 |
| ·模型的局限 | 第31页 |
| ·分析模型的建立及模拟器实现 | 第31-35页 |
| ·网络处理器报文处理的时间模型 | 第31-34页 |
| ·模拟器的实现 | 第34-35页 |
| ·系统性能与PE数目和线程数目的关系 | 第35-48页 |
| ·一种简单情况的分析 | 第36-39页 |
| ·模拟过程 | 第39-45页 |
| ·总结 | 第45-46页 |
| ·YHNP中PE的调度 | 第46-48页 |
| ·报文分派策略的研究 | 第48-51页 |
| ·本章小结 | 第51-52页 |
| 第五章 下一步的工作与展望 | 第52-53页 |
| 致谢 | 第53-54页 |
| 参考文献 | 第54-56页 |
| 附录 | 第56-61页 |
