基于DDS和PLL技术的S波段低相噪频率合成器设计
| 摘要 | 第4-5页 |
| abstract | 第5-6页 |
| 1 绪论 | 第10-15页 |
| 1.1 课题研究背景及意义 | 第10页 |
| 1.2 频率合成技术介绍 | 第10-14页 |
| 1.2.1 频率合成技术发展 | 第10-12页 |
| 1.2.2 频率合成器的指标 | 第12-13页 |
| 1.2.3 频率合成器国内外发展 | 第13-14页 |
| 1.3 本文主要工作及内容安排 | 第14-15页 |
| 2 DDS和PLL技术的基础理论 | 第15-31页 |
| 2.1 DDS技术的基本理论 | 第15-19页 |
| 2.1.1 DDS的基本结构 | 第17-18页 |
| 2.1.2 DDS的技术特点 | 第18-19页 |
| 2.2 DDS相位噪声分析 | 第19页 |
| 2.3 DDS的输出信号频谱特性 | 第19-22页 |
| 2.3.1 理想DDS输出信号频谱分析 | 第19-20页 |
| 2.3.2 实际DDS输出信号杂散分析 | 第20-22页 |
| 2.4 PLL技术的基本理论 | 第22-27页 |
| 2.4.1 PLL的工作原理 | 第22-23页 |
| 2.4.2 PLL的组成结构 | 第23-27页 |
| 2.5 PLL基本特性分析 | 第27-30页 |
| 2.5.1 跟踪特性分析 | 第27-28页 |
| 2.5.2 稳定特性分析 | 第28页 |
| 2.5.3 相位噪声分析 | 第28-30页 |
| 2.5.4 杂散特性分析 | 第30页 |
| 2.6 本章小结 | 第30-31页 |
| 3 系统方案设计 | 第31-42页 |
| 3.1 方案分析 | 第31-33页 |
| 3.1.1 DDS激励PLL | 第31-32页 |
| 3.1.2 PLL内嵌DDS | 第32-33页 |
| 3.1.3 DDS与PLL环外混频 | 第33页 |
| 3.2 方案确定 | 第33-34页 |
| 3.2.1 技术指标 | 第33-34页 |
| 3.2.2 方案确定 | 第34页 |
| 3.3 主要芯片选型 | 第34-39页 |
| 3.3.1 FPGA芯片 | 第34-35页 |
| 3.3.2 DDS芯片 | 第35-37页 |
| 3.3.3 PLL芯片 | 第37-38页 |
| 3.3.4 VCO芯片 | 第38-39页 |
| 3.4 方案可行性分析 | 第39-40页 |
| 3.4.1 输出频率分析 | 第39页 |
| 3.4.2 相位噪声分析 | 第39-40页 |
| 3.4.3 杂散分析 | 第40页 |
| 3.5 本章小结 | 第40-42页 |
| 4 S波段频率合成器的设计 | 第42-60页 |
| 4.1 硬件电路设计 | 第42-51页 |
| 4.1.1 DDS电路设计 | 第43-45页 |
| 4.1.2 滤波电路设计 | 第45-47页 |
| 4.1.3 PLL电路设计 | 第47-49页 |
| 4.1.4 串口电路设计 | 第49页 |
| 4.1.5 电源电路设计 | 第49-50页 |
| 4.1.6 PCB版图设计 | 第50-51页 |
| 4.2 软件实现 | 第51-59页 |
| 4.2.1 DDS模块控制 | 第51-57页 |
| 4.2.2 PLL模块控制 | 第57-58页 |
| 4.2.3 上位机设计 | 第58-59页 |
| 4.3 本章小结 | 第59-60页 |
| 5 测试验证及性能分析 | 第60-69页 |
| 5.1 S波段频率合成器的实现 | 第60-61页 |
| 5.2 测试及结果分析 | 第61-68页 |
| 5.2.1 输出扫频信号频谱 | 第61-62页 |
| 5.2.2 相位噪声和杂散 | 第62-68页 |
| 5.3 本章小结 | 第68-69页 |
| 6 总结与展望 | 第69-71页 |
| 参考文献 | 第71-74页 |
| 读硕士学位期间发表的论文及所取得的研究成果 | 第74-75页 |
| 致谢 | 第75-76页 |
