| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第11-17页 |
| 1.1 研究背景 | 第11-12页 |
| 1.2 国内外发展及研究现状 | 第12-14页 |
| 1.2.1 WLAN技术发展及研究现状 | 第12-13页 |
| 1.2.2 同步技术研究发展及研究现状 | 第13-14页 |
| 1.3 研究内容及意义 | 第14-15页 |
| 1.4 论文的结构安排 | 第15-17页 |
| 第二章 IEEE802.11AC关键技术和协议分析 | 第17-24页 |
| 2.1 IEEE802.11AC协议分析 | 第17-20页 |
| 2.2 IEEE802.11AC的关键技术分析 | 第20-23页 |
| 2.2.1 MIMO OFDM系统简介 | 第20-22页 |
| 2.2.2 IEEE802.11AC系统模型简介 | 第22-23页 |
| 2.3 本章小结 | 第23-24页 |
| 第三章 IEEE802.11AC同步系统算法设计与仿真 | 第24-42页 |
| 3.1 帧检测模块设计与仿真 | 第24-30页 |
| 3.1.1 SISO帧检测模块设计 | 第25页 |
| 3.1.2 SISO帧检测模块仿真 | 第25-27页 |
| 3.1.3 MIMO帧检测模块设计 | 第27页 |
| 3.1.4 MIMO帧检测模块仿真 | 第27-28页 |
| 3.1.5 帧检测模块性能分析 | 第28-30页 |
| 3.2 符号同步模块设计 | 第30-33页 |
| 3.2.1 SISO符号同步设计与仿真 | 第30-31页 |
| 3.2.2 SISO符号同步仿真 | 第31-32页 |
| 3.2.3 MIMO符号同步设计 | 第32-33页 |
| 3.2.4 MIMO符号同步仿真 | 第33页 |
| 3.2.5 符号同步模块性能分析 | 第33页 |
| 3.3 粗频率同步模块设计与仿真 | 第33-38页 |
| 3.3.1 SISO频率同步设计 | 第34页 |
| 3.3.2 SISO粗频率同步仿真 | 第34-36页 |
| 3.3.3 MIMO频率同步设计 | 第36-37页 |
| 3.3.4 MIMO粗频率同步仿真 | 第37-38页 |
| 3.4 细频率同步模块 | 第38页 |
| 3.5 频率同步模块性能分析 | 第38-41页 |
| 3.5.1 频率同步模块受SNR的影响 | 第39-40页 |
| 3.5.2 固定SNR下对频偏的估计值 | 第40-41页 |
| 3.6 本章小结 | 第41-42页 |
| 第四章 同步系统的改进算法 | 第42-60页 |
| 4.1 联合帧检测符号同步冲激归一化算法 | 第42-47页 |
| 4.1.1 传统算法存在的问题 | 第42页 |
| 4.1.2 联合帧检测符号同步冲激归一化算法 | 第42-46页 |
| 4.1.3 算法性能分析 | 第46-47页 |
| 4.2 延时相加符号同步冲激检测算法 | 第47-49页 |
| 4.2.1 传统算法存在的问题 | 第47页 |
| 4.2.2 延时相加符号同步冲激检测算法 | 第47-49页 |
| 4.2.3 算法性能分析 | 第49页 |
| 4.3 低复杂度符号同步互相关算法 | 第49-59页 |
| 4.3.1 传统算法存在的问题 | 第49-50页 |
| 4.3.2 国内外一些改进算法及其存在的问题 | 第50-51页 |
| 4.3.3 本文提出的低复杂度互相关算法 | 第51-53页 |
| 4.3.4 硬件资源使用情况 | 第53-54页 |
| 4.3.5 仿真结果 | 第54-59页 |
| 4.4 本章小结 | 第59-60页 |
| 第五章 改进的IEEE802.11AC基带系统仿真与性能分析 | 第60-70页 |
| 5.1 本文采用的同步系统架构 | 第60页 |
| 5.2 系统整体性能评价 | 第60-64页 |
| 5.2.1 基带SIMULINK模型搭建 | 第60-61页 |
| 5.2.2 自适应调制解调模块 | 第61-62页 |
| 5.2.3 自适应调制解调控制模块 | 第62-63页 |
| 5.2.4 基带系统性能分析 | 第63-64页 |
| 5.3 同步系统性能分析 | 第64-69页 |
| 5.3.1 受SNR影响的MSE分析 | 第66-67页 |
| 5.3.2 受频偏影响的MSE分析 | 第67-69页 |
| 5.4 本章小结 | 第69-70页 |
| 第六章 同步系统的FPGA硬件实现 | 第70-83页 |
| 6.1 硬件总体方案设计及技术指标 | 第70-72页 |
| 6.1.1 总体方案设计 | 第70-71页 |
| 6.1.2 技术指标 | 第71-72页 |
| 6.2 硬件实现 | 第72-75页 |
| 6.2.1 HDL CODER和HDL VERIFIER简介 | 第72-74页 |
| 6.2.2 硬件开发环境 | 第74-75页 |
| 6.2.3 硬件开发流程 | 第75页 |
| 6.3 同步系统硬件实现 | 第75-81页 |
| 6.3.1 帧检测模块硬件实现 | 第76-78页 |
| 6.3.2 符号同步模块硬件实现 | 第78-79页 |
| 6.3.3 频率同步模块硬件实现 | 第79-81页 |
| 6.4 硬件资源消耗 | 第81页 |
| 6.5 本章小结 | 第81-83页 |
| 第七章 总结和展望 | 第83-85页 |
| 7.1 总结 | 第83-84页 |
| 7.2 展望 | 第84-85页 |
| 致谢 | 第85-86页 |
| 参考文献 | 第86-90页 |
| 攻硕期间取得的研究成果 | 第90-91页 |
