| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-12页 |
| 1.1 课题背景及研究的目的和意义 | 第8页 |
| 1.2 数字示波器发展现状 | 第8-10页 |
| 1.2.1 数字示波器技术发展现状 | 第9页 |
| 1.2.2 嵌入式系统数据接口技术研究现状 | 第9-10页 |
| 1.3 本文主要研究内容和结构安排 | 第10-12页 |
| 第2章 数字示波器工作平台 | 第12-18页 |
| 2.1 数字示波器主要技术参数指标 | 第12-13页 |
| 2.2 数字示波器工作平台 | 第13-17页 |
| 2.2.1 数字示波器硬件系统 | 第14-16页 |
| 2.2.2 数字示波器嵌入式软件系统 | 第16-17页 |
| 2.3 本章小结 | 第17-18页 |
| 第3章 SD 协议传输接口的基本理论和结构 | 第18-29页 |
| 3.1 ARM 主控制端与 SD 硬件连接 | 第18页 |
| 3.2 SD 总线传输协议 | 第18-24页 |
| 3.2.1 SD 卡命令帧 | 第18-20页 |
| 3.2.2 SD 卡响应帧 | 第20-22页 |
| 3.2.3 SD 卡数据帧 | 第22-24页 |
| 3.3 SD 总线协议 FAT32 文件系统 | 第24-26页 |
| 3.3.1 分区表 | 第24-25页 |
| 3.3.2 数据区 | 第25-26页 |
| 3.4 主控端与 SD 卡通信工作过程 | 第26-28页 |
| 3.4.1 SD 卡工作模式选择 | 第26页 |
| 3.4.2 SD 总线传输协议基本时序 | 第26-28页 |
| 3.5 本章小结 | 第28-29页 |
| 第4章 DDR SDRAM 控制接口设计 | 第29-37页 |
| 4.1 DDR SDRAM 控制命令 | 第29-33页 |
| 4.2 DDR SDRAM 控制器状态转换机 | 第33-36页 |
| 4.2.1 初始化状态机设计 | 第33-35页 |
| 4.2.2 数据读写状态机设计 | 第35-36页 |
| 4.3 本章小结 | 第36-37页 |
| 第5章 SD 协议传输接口系统设计 | 第37-54页 |
| 5.1 SD 数据传输接口逻辑电路设计 | 第37-50页 |
| 5.1.1 SD 数据传输接口整体设计 | 第37-38页 |
| 5.1.2 SD 命令接收解析模块设计 | 第38-39页 |
| 5.1.3 SD CRC 校验和模块设计 | 第39-41页 |
| 5.1.4 SD 响应发送模块设计 | 第41-43页 |
| 5.1.5 SD 状态机模块设计 | 第43-47页 |
| 5.1.6 SD 文件数据发送与接收模块设计 | 第47-49页 |
| 5.1.7 SD FIFO 模块设计 | 第49-50页 |
| 5.2 SD 数据传输接口逻辑电路验证 | 第50-53页 |
| 5.2.1 FPGA 验证系统的搭建 | 第50-51页 |
| 5.2.2 FPGA 模拟 SD 卡数据传输接口验证 | 第51-53页 |
| 5.3 本章小结 | 第53-54页 |
| 结论 | 第54-55页 |
| 参考文献 | 第55-59页 |
| 致谢 | 第59页 |