基于并行A~*算法的VLSI线网布线研究
| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第1章 绪论 | 第8-16页 |
| 1.1 课题背景及研究意义 | 第8-10页 |
| 1.2 国内外在该方向的研究现状及分析 | 第10-14页 |
| 1.2.1 斯坦纳树算法的研究现状 | 第10-11页 |
| 1.2.2 GPU上图论问题的研究现状 | 第11-12页 |
| 1.2.3 VLSI布线算法的研究现状 | 第12-14页 |
| 1.3 本文的主要研究内容 | 第14-16页 |
| 第2章 VLSI布线原理 | 第16-22页 |
| 2.1 引言 | 第16页 |
| 2.2 VLSI物理设计流程 | 第16-17页 |
| 2.3 布线设计的布图模式及数学模型 | 第17-19页 |
| 2.3.1 布线设计的主要布图模式 | 第17-18页 |
| 2.3.2 芯片互连结构与布线图模型 | 第18-19页 |
| 2.3.3 布线设计的数学模型 | 第19页 |
| 2.4 迷宫布线算法简介 | 第19-21页 |
| 2.5 本章小结 | 第21-22页 |
| 第3章 两端线网布线的并行A~*算法研究 | 第22-42页 |
| 3.1 引言 | 第22页 |
| 3.2 A~*算法基本原理 | 第22-23页 |
| 3.3 并行A~*算法研究 | 第23-28页 |
| 3.3.1 迷宫扩展的复杂度分析 | 第24-26页 |
| 3.3.2 迷宫扩展的多队列并行算法 | 第26-27页 |
| 3.3.3 并行A~*算法 | 第27-28页 |
| 3.4 GPU并行计算简介 | 第28-31页 |
| 3.4.1 GPU的基本概念 | 第28-29页 |
| 3.4.2 CUDA编程模型 | 第29-30页 |
| 3.4.3 CUDA存储器模型 | 第30-31页 |
| 3.5 并行A~*算法的GPU实现 | 第31-39页 |
| 3.5.1 GPU上图和优先队列的存储结构 | 第32-33页 |
| 3.5.2 队首节点提取 | 第33-34页 |
| 3.5.3 终止条件判断 | 第34页 |
| 3.5.4 队首节点扩展 | 第34-36页 |
| 3.5.5 特殊冗余去除 | 第36-37页 |
| 3.5.6 普通冗余去除 | 第37-38页 |
| 3.5.7 邻接点的优先队列插入 | 第38-39页 |
| 3.6 实验结果及分析 | 第39-41页 |
| 3.6.1 实验平台与用例 | 第39页 |
| 3.6.2 实验结果 | 第39-41页 |
| 3.7 本章小结 | 第41-42页 |
| 第4章 多端线网布线的斯坦纳树近似算法研究 | 第42-52页 |
| 4.1 引言 | 第42页 |
| 4.2 TM算法简介 | 第42页 |
| 4.3 基于并行A~*算法的斯坦纳树近似算法 | 第42-44页 |
| 4.4 A~*斯坦纳树近似算法的实现 | 第44-47页 |
| 4.4.1 路径回溯与子树插入算法 | 第44-45页 |
| 4.4.2 CUDA程序线程全局同步的实现 | 第45-47页 |
| 4.5 实验结果及分析 | 第47-51页 |
| 4.5.1 实验平台与用例 | 第47页 |
| 4.5.2 SteinLib用例实验结果 | 第47-49页 |
| 4.5.3 随机格点图实验结果 | 第49-51页 |
| 4.6 本章小结 | 第51-52页 |
| 结论 | 第52-54页 |
| 参考文献 | 第54-59页 |
| 致谢 | 第59页 |
