一种10Gbps高速串行数据发送器电路的研究
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 引言 | 第13-17页 |
| 1.1 课题研究背景 | 第13页 |
| 1.2 高速数据发送器国内外研究 | 第13-14页 |
| 1.3 论文的结构 | 第14页 |
| 1.4 课题的主要工作 | 第14-17页 |
| 第二章 高速发送器的系统研究 | 第17-25页 |
| 2.1 信号的传输方式 | 第17-18页 |
| 2.1.1 单端信号与差分信号 | 第17-18页 |
| 2.1.2 串行传输与并行传输 | 第18页 |
| 2.2 高速信号的完整性 | 第18-21页 |
| 2.2.1 传输线与反射 | 第19-20页 |
| 2.2.2 传输线的串扰 | 第20-21页 |
| 2.3 信号的均衡技术 | 第21-23页 |
| 2.3.1 有损传输线 | 第21-22页 |
| 2.3.2 码间干扰 | 第22-23页 |
| 2.3.3 发送端的均衡技术 | 第23页 |
| 2.4 本章小结 | 第23-25页 |
| 第三章 高速串行数据发送器的电路设计 | 第25-45页 |
| 3.1 发送器总体设计 | 第25-26页 |
| 3.1.1 发送器设计指标 | 第25页 |
| 3.1.2 发送器整体设计结构 | 第25-26页 |
| 3.2 发送器的并串转换模块 | 第26-31页 |
| 3.2.1 串并转换总体电路 | 第26-27页 |
| 3.2.2 五分频电路原理 | 第27-29页 |
| 3.2.3 多路选择器 | 第29-30页 |
| 3.2.4 单端转差分电路 | 第30-31页 |
| 3.3 驱动与预加重电路 | 第31-38页 |
| 3.3.1 线驱动器的比较 | 第31-37页 |
| 3.3.2 译码器的设计 | 第37-38页 |
| 3.4 阻抗校正电路的设计 | 第38-43页 |
| 3.4.1 数字可控电阻阵列设计原理 | 第40-41页 |
| 3.4.2 计数控制模块的工作原理 | 第41-42页 |
| 3.4.3 比较器的原理 | 第42-43页 |
| 3.5 本章小结 | 第43-45页 |
| 第四章 发送器版图设计 | 第45-57页 |
| 4.1 版图设计的概念 | 第45页 |
| 4.2 版图设计存在的非理想因素 | 第45-50页 |
| 4.2.1 失配 | 第45-47页 |
| 4.2.2 寄生参数 | 第47-48页 |
| 4.2.3 闩锁效应 | 第48-49页 |
| 4.2.4 噪声 | 第49-50页 |
| 4.3 发送器版图设计中的关键问题 | 第50-51页 |
| 4.3.1 串扰噪声 | 第50页 |
| 4.3.2 电源噪声 | 第50-51页 |
| 4.4 发送器版图的设计 | 第51-55页 |
| 4.5 本章小节 | 第55-57页 |
| 第五章 发送器模块仿真验证 | 第57-69页 |
| 5.1 仿真环境及验证规范 | 第57-58页 |
| 5.2 信号的眼图分析 | 第58-59页 |
| 5.2.1 眼图的概念 | 第58-59页 |
| 5.2.2 眼图的参数测量 | 第59页 |
| 5.3 并串转换电路的仿真与分析 | 第59-61页 |
| 5.4 阻抗校正电路仿真 | 第61-62页 |
| 5.5 发送器驱动电路的仿真和分析 | 第62-64页 |
| 5.6 发送器整体电路的仿真和分析 | 第64-67页 |
| 5.7 本章小结 | 第67-69页 |
| 第六章 结束语 | 第69-71页 |
| 6.1 工作总结 | 第69页 |
| 6.2 工作展望 | 第69-71页 |
| 参考文献 | 第71-73页 |
| 致谢 | 第73-75页 |
| 作者简介 | 第75-76页 |
