基于CPLD的雷达检测器的设计与实现
摘要 | 第5-6页 |
Abstract | 第6页 |
第1章 绪论 | 第10-14页 |
1.1 课题研究的背景及意义 | 第10页 |
1.2 研制任务及指标要求 | 第10-11页 |
1.3 关于本课题的国内外状况 | 第11页 |
1.4 主要研究内容 | 第11-12页 |
1.5 本章小结 | 第12-14页 |
第2章 相关知识介绍 | 第14-26页 |
2.1 EDA技术简介 | 第14-16页 |
2.2 QuartusⅡ概述 | 第16-17页 |
2.3 硬件描述语言VHDL语言 | 第17-20页 |
2.3.1 VHDL语言的概述 | 第17-19页 |
2.3.2 VHDL语言的编译结构 | 第19-20页 |
2.4 系统设计方法 | 第20-22页 |
2.4.1 电子系统的设计方法 | 第20页 |
2.4.2 “自顶向下”与自底向上”的设计方法 | 第20-22页 |
2.5 Altium Designer6.9简介 | 第22-25页 |
2.5.1 创建PCB项目工程文件 | 第22页 |
2.5.2 创建原理图文件 | 第22-23页 |
2.5.3 元器件属性的编辑 | 第23页 |
2.5.4 编译原理图 | 第23-24页 |
2.5.5 PCB文件的创建 | 第24页 |
2.5.6 电路板布线 | 第24-25页 |
2.6 本章小结 | 第25-26页 |
第3章 系统设计方案 | 第26-36页 |
3.1 频率时间检测原理 | 第26-28页 |
3.1.1 跟随频率检测原理 | 第26-27页 |
3.1.2 时间间隔检测原理 | 第27-28页 |
3.2 方案论证 | 第28页 |
3.2.1 可供选择的方案 | 第28页 |
3.2.2 方案的论证与选择 | 第28页 |
3.3 系统方案框图 | 第28-29页 |
3.4 器件选择 | 第29-33页 |
3.4.1 选择CPLD的原因 | 第29-30页 |
3.4.2 MAX Ⅱ系列芯片简介 | 第30-33页 |
本章小结 | 第33-36页 |
第4章 系统软硬件设计 | 第36-54页 |
4.1 硬件设计 | 第36-40页 |
4.1.1 标准脉冲产生电路 | 第36页 |
4.1.2 电压比较器 | 第36-37页 |
4.1.3 CPLD的电路设计 | 第37-39页 |
4.1.4 显示电路 | 第39-40页 |
4.2 软件设计 | 第40-52页 |
4.2.1 分频器模块 | 第40-42页 |
4.2.2 计数器模块 | 第42页 |
4.2.3 延时6μs模块 | 第42-43页 |
4.2.4 触发器rs1模块 | 第43-44页 |
4.2.5 触发器rs2模块 | 第44页 |
4.2.6 选择器mux1模块 | 第44-46页 |
4.2.7 计数器count10模块 | 第46页 |
4.2.8 异或门xor_b040模块 | 第46-47页 |
4.2.9 锁存器latch11_0模块 | 第47-48页 |
4.2.10 缓冲器buff模块 | 第48-49页 |
4.2.11 异或门other_b040模块 | 第49页 |
4.2.12 b572模块系列 | 第49-52页 |
4.3 本章小结 | 第52-54页 |
第5章 系统的开发和调试 | 第54-66页 |
5.1 系统CPLD芯片开发流程 | 第54-61页 |
5.1.1 设计输入 | 第54-55页 |
5.1.2 编译工程 | 第55-58页 |
5.1.3 仿真 | 第58-60页 |
5.1.4 引脚分配 | 第60页 |
5.1.5 配置下载 | 第60-61页 |
5.2 系统调试 | 第61-63页 |
5.2.1 硬件电路的调试 | 第62-63页 |
5.2.2 软件调试 | 第63页 |
5.2.3 软硬件调试总结 | 第63页 |
5.3 系统的实际计量 | 第63-64页 |
5.3.1 检定所用仪器 | 第63页 |
5.3.2 计量结果及结论 | 第63-64页 |
5.4 本章小结 | 第64-66页 |
第6章 总结与展望 | 第66-68页 |
6.1 本文的工作和结论 | 第66-67页 |
6.2 对今后工作的展望 | 第67-68页 |
参考文献 | 第68-72页 |
附录 | 第72-78页 |
致谢 | 第78页 |