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基于CPLD的雷达检测器的设计与实现

摘要第5-6页
Abstract第6页
第1章 绪论第10-14页
    1.1 课题研究的背景及意义第10页
    1.2 研制任务及指标要求第10-11页
    1.3 关于本课题的国内外状况第11页
    1.4 主要研究内容第11-12页
    1.5 本章小结第12-14页
第2章 相关知识介绍第14-26页
    2.1 EDA技术简介第14-16页
    2.2 QuartusⅡ概述第16-17页
    2.3 硬件描述语言VHDL语言第17-20页
        2.3.1 VHDL语言的概述第17-19页
        2.3.2 VHDL语言的编译结构第19-20页
    2.4 系统设计方法第20-22页
        2.4.1 电子系统的设计方法第20页
        2.4.2 “自顶向下”与自底向上”的设计方法第20-22页
    2.5 Altium Designer6.9简介第22-25页
        2.5.1 创建PCB项目工程文件第22页
        2.5.2 创建原理图文件第22-23页
        2.5.3 元器件属性的编辑第23页
        2.5.4 编译原理图第23-24页
        2.5.5 PCB文件的创建第24页
        2.5.6 电路板布线第24-25页
    2.6 本章小结第25-26页
第3章 系统设计方案第26-36页
    3.1 频率时间检测原理第26-28页
        3.1.1 跟随频率检测原理第26-27页
        3.1.2 时间间隔检测原理第27-28页
    3.2 方案论证第28页
        3.2.1 可供选择的方案第28页
        3.2.2 方案的论证与选择第28页
    3.3 系统方案框图第28-29页
    3.4 器件选择第29-33页
        3.4.1 选择CPLD的原因第29-30页
        3.4.2 MAX Ⅱ系列芯片简介第30-33页
    本章小结第33-36页
第4章 系统软硬件设计第36-54页
    4.1 硬件设计第36-40页
        4.1.1 标准脉冲产生电路第36页
        4.1.2 电压比较器第36-37页
        4.1.3 CPLD的电路设计第37-39页
        4.1.4 显示电路第39-40页
    4.2 软件设计第40-52页
        4.2.1 分频器模块第40-42页
        4.2.2 计数器模块第42页
        4.2.3 延时6μs模块第42-43页
        4.2.4 触发器rs1模块第43-44页
        4.2.5 触发器rs2模块第44页
        4.2.6 选择器mux1模块第44-46页
        4.2.7 计数器count10模块第46页
        4.2.8 异或门xor_b040模块第46-47页
        4.2.9 锁存器latch11_0模块第47-48页
        4.2.10 缓冲器buff模块第48-49页
        4.2.11 异或门other_b040模块第49页
        4.2.12 b572模块系列第49-52页
    4.3 本章小结第52-54页
第5章 系统的开发和调试第54-66页
    5.1 系统CPLD芯片开发流程第54-61页
        5.1.1 设计输入第54-55页
        5.1.2 编译工程第55-58页
        5.1.3 仿真第58-60页
        5.1.4 引脚分配第60页
        5.1.5 配置下载第60-61页
    5.2 系统调试第61-63页
        5.2.1 硬件电路的调试第62-63页
        5.2.2 软件调试第63页
        5.2.3 软硬件调试总结第63页
    5.3 系统的实际计量第63-64页
        5.3.1 检定所用仪器第63页
        5.3.2 计量结果及结论第63-64页
    5.4 本章小结第64-66页
第6章 总结与展望第66-68页
    6.1 本文的工作和结论第66-67页
    6.2 对今后工作的展望第67-68页
参考文献第68-72页
附录第72-78页
致谢第78页

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