| 摘要 | 第10-11页 |
| ABSTRACT | 第11页 |
| 第一章 绪论 | 第12-20页 |
| 1.1 研究背景与意义 | 第12-14页 |
| 1.2 研究现状与挑战 | 第14-17页 |
| 1.2.1 多核CPU的发展现状 | 第14-15页 |
| 1.2.2 多核CPU中可测性设计所面临的挑战 | 第15-17页 |
| 1.3 论文主要内容 | 第17-19页 |
| 1.3.1 压缩逻辑和Logic BIST相结合的混合扫描设计 | 第18页 |
| 1.3.2 基于共享总线的嵌入式存储器BIST设计 | 第18-19页 |
| 1.3.3 边界扫描链设计 | 第19页 |
| 1.4 论文主要结构与大纲 | 第19-20页 |
| 第二章 可测试性设计关键技术 | 第20-30页 |
| 2.1 多核CPU可测性设计概述 | 第20-21页 |
| 2.2 扫描设计 | 第21-23页 |
| 2.2.1 扫描设计基本原理 | 第21-22页 |
| 2.2.2 扫描设计分类 | 第22页 |
| 2.2.3 扫描测试过程 | 第22-23页 |
| 2.3 内建自测试 | 第23-27页 |
| 2.3.1 内建自测试原理及电路结构 | 第23-24页 |
| 2.3.2 逻辑内建自测试设计 | 第24-25页 |
| 2.3.3 嵌入式存储器内建自测试设计 | 第25-27页 |
| 2.4 边界扫描设计 | 第27-29页 |
| 2.4.1 边界扫描原理 | 第27-28页 |
| 2.4.2 边界扫描电路结构 | 第28-29页 |
| 2.5 本章小结 | 第29-30页 |
| 第三章 基于嵌入式压缩和逻辑BIST的混合扫描设计与验证 | 第30-48页 |
| 3.1 多核CPU扫描测试设计 | 第30页 |
| 3.2 基于压缩逻辑的扫描设计 | 第30-32页 |
| 3.3 压缩扫描设计与逻辑BIST设计对比 | 第32-33页 |
| 3.4 基于嵌入式压缩逻辑与逻辑BIST的混合扫描测试的设计实现 | 第33-37页 |
| 3.4.1 混合扫描测试方法概述 | 第33-34页 |
| 3.4.2 混合扫描测试电路结构设计 | 第34-35页 |
| 3.4.3 时钟控制逻辑设计 | 第35-37页 |
| 3.4.4 混合扫描测试结构中X值(未知状态)的控制 | 第37页 |
| 3.5 混合扫描设计与验证 | 第37-46页 |
| 3.5.1 TK/Logic BIST设计流程 | 第38-44页 |
| 3.5.2 仿真验证与测试结果分析 | 第44-46页 |
| 3.6 本章小结 | 第46-48页 |
| 第四章 基于共享总线的嵌入式存储器BIST电路设计与验证 | 第48-58页 |
| 4.1 多核CPU嵌入式存储器可测性设计 | 第48页 |
| 4.2 基于共享总线（Shared Bus）的嵌入式存储器BIST设计 | 第48-53页 |
| 4.2.1 测试电路结构 | 第49-50页 |
| 4.2.2 存储器的层次化划分 | 第50-52页 |
| 4.2.3 支持共享总线的Memory BIST电路结构设计 | 第52-53页 |
| 4.3 基于Share bus的嵌入式存储器BIST设计实现 | 第53-57页 |
| 4.3.1 设计流程的概述与实现 | 第53-55页 |
| 4.3.2 模拟仿真验证与机台测试结果分析 | 第55-57页 |
| 4.4 本章小结 | 第57-58页 |
| 第五章 边界扫描链电路设计与验证 | 第58-68页 |
| 5.1 FX CPU I/O结构 | 第58-59页 |
| 5.2 边界扫描电路设计 | 第59-65页 |
| 5.2.1 边界扫描单元结构设计 | 第60-61页 |
| 5.2.2 TAP控制器结构设计 | 第61-63页 |
| 5.2.3 边界扫描测试指令 | 第63-65页 |
| 5.3 基于Logic Vision流程的边界扫描设计实现 | 第65-66页 |
| 5.4 仿真与ATE测试验证 | 第66-67页 |
| 5.5 本章小结 | 第67-68页 |
| 第六章 总结与展望 | 第68-72页 |
| 6.1 工作总结 | 第68-70页 |
| 6.2 展望 | 第70-72页 |
| 致谢 | 第72-74页 |
| 参考文献 | 第74-78页 |
| 作者在学期间取得的学术成果 | 第78页 |
| 作者在学期间参与的科研工作情况 | 第78页 |
