| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第10-11页 |
| 缩略语对照表 | 第11-14页 |
| 第一章 绪论 | 第14-26页 |
| 1.1 应用背景及研究意义 | 第14-19页 |
| 1.1.1 内存的发展 | 第14-16页 |
| 1.1.2 内存控制器 | 第16-18页 |
| 1.1.3 地址映射的研究意义 | 第18-19页 |
| 1.2 研究现状 | 第19-22页 |
| 1.3 本文研究内容及主要创新点 | 第22-23页 |
| 1.3.1 本文的研究内容 | 第22-23页 |
| 1.3.2 本文的主要创新 | 第23页 |
| 1.4 本文组织架构 | 第23-26页 |
| 第二章 页模式与地址映射 | 第26-38页 |
| 2.1 影响内存性能的因素 | 第26-29页 |
| 2.1.1 内存容量 | 第27页 |
| 2.1.2 延时周期 | 第27页 |
| 2.1.3 内存带宽 | 第27-29页 |
| 2.2 快速页模式与开关页 | 第29-31页 |
| 2.2.1 快速页模式 | 第29-30页 |
| 2.2.2 开页策略 | 第30-31页 |
| 2.2.3 关页策略 | 第31页 |
| 2.3 地址映射 | 第31-32页 |
| 2.4 常用的地址映射模式 | 第32-37页 |
| 2.4.1 标准地址映射模式 | 第32-33页 |
| 2.4.2 基础排列的页交互模式 | 第33-36页 |
| 2.4.3 极简化开页模式 | 第36-37页 |
| 2.5 本章小结 | 第37-38页 |
| 第三章 基于体群和体异或算法的新型DDR4地址映射方式 | 第38-48页 |
| 3.1 DDR4新增地址结构与新型地址映射的优缺点分析 | 第38-40页 |
| 3.1.1 DDR4地址映射与DDR3的区别与改进 | 第38-39页 |
| 3.1.2 新型DDR4地址映射方法的可行性分析 | 第39-40页 |
| 3.1.3 新型DDR4地址映射方法的优缺点分析 | 第40页 |
| 3.2 设计原理 | 第40-41页 |
| 3.2.1 内存局部性 | 第40-41页 |
| 3.2.2 内存并行性 | 第41页 |
| 3.3 设计需求 | 第41-43页 |
| 3.3.1 针对CPU存储控制的指标要求 | 第41-42页 |
| 3.3.2 内存系统的指令命中方式与时间延时 | 第42-43页 |
| 3.4 主要算法与解决的问题 | 第43-46页 |
| 3.4.1 异或算法与地址片段的选取 | 第43-44页 |
| 3.4.2 预取机制 | 第44-46页 |
| 3.5 本章小结 | 第46-48页 |
| 第四章 模拟器的模拟验证和性能分析 | 第48-58页 |
| 4.1 Ramulator模拟器介绍 | 第48-49页 |
| 4.2 SPEC CPU2006 | 第49页 |
| 4.3 结果分析与量化对比 | 第49-57页 |
| 4.3.1 行命中分析 | 第49-51页 |
| 4.3.2 行脱靶分析 | 第51-53页 |
| 4.3.3 行冲突分析 | 第53-55页 |
| 4.3.4 IPC分析 | 第55-57页 |
| 4.4 本章小结 | 第57-58页 |
| 第五章 总结与展望 | 第58-62页 |
| 5.1 论文所取得的成果 | 第58-59页 |
| 5.2 研究方向展望 | 第59-62页 |
| 参考文献 | 第62-64页 |
| 致谢 | 第64-66页 |
| 作者简介 | 第66-67页 |
