| Acronyms | 第8-9页 |
| Acknowledgements | 第9-10页 |
| Abstract | 第10页 |
| 摘要 | 第11-12页 |
| 1. Introduction | 第12-18页 |
| 1.1. Motivation | 第12-15页 |
| 1.2. Objectives | 第15-16页 |
| 1.3. Contributions | 第16-17页 |
| 1.4. Dissertation Outline | 第17-18页 |
| 2. Technical Background | 第18-41页 |
| 2.1. On-Chip Interconnction Networks | 第18-19页 |
| 2.1.1 Design Factors | 第18-19页 |
| 2.2. Interconnection Networks Basics | 第19-36页 |
| 2.2.1 Network Topology | 第20-25页 |
| Networks On Chip Topologies | 第23-25页 |
| 2.2.2 Switch Device | 第25-26页 |
| 2.2.3 Data Units | 第26-27页 |
| 2.2.4 Switching | 第27-31页 |
| Circuit Switching | 第27-28页 |
| Store and Forward | 第28-29页 |
| Virtual Cut-Through Switching | 第29-30页 |
| Wormhole switching | 第30-31页 |
| Virtual Channels | 第31页 |
| 2.2.5 Flow Control | 第31-33页 |
| 2.2.6 Arbitration | 第33-36页 |
| Implementation Types | 第33-34页 |
| Deadlock | 第34-36页 |
| 2.3. Tri BA Overview | 第36-41页 |
| Routing Algorithms for Tri BA | 第37-39页 |
| Hardware Architecture | 第39-41页 |
| 3.A Layered Approach to Tri BA | 第41-47页 |
| 3.1 Tri BA No C Layers | 第41-43页 |
| 3.2 Node to Node Packet Communication | 第43-45页 |
| 3.3 Tri BA No C Layered Approach Benefits | 第45-46页 |
| 3.4 Tri BA No C Layered Approach Pitfalls | 第46-47页 |
| 4. Tri BA No C Architecture | 第47-56页 |
| 4.1 The Tri BA No C Node | 第47-49页 |
| 4.2 Packet Format | 第49-50页 |
| 4.3 The Tri BA No C Router | 第50-52页 |
| 4.4 Traffic Patterns | 第52-53页 |
| IDC132 Adjusted Bit-Complement Traffic | 第52页 |
| Bit-Reverse Traffic | 第52页 |
| Uniform Random Traffic | 第52-53页 |
| 4.5 Power Consumption and Area Estimation | 第53-56页 |
| 5 Simulation and Results | 第56-60页 |
| 6 Conclusions | 第60-61页 |
| References | 第61-63页 |
