基于可重构SoC平台的排序算法设计和自相关算法优化
| 摘要 | 第4-6页 |
| Abstract | 第6-7页 |
| 第一章 绪论 | 第14-25页 |
| 1.1 研究背景和意义 | 第14-21页 |
| 1.1.1 SoC及可重构技术 | 第14-16页 |
| 1.1.2 多核处理器 | 第16-17页 |
| 1.1.3 可重构SoC平台 | 第17-21页 |
| 1.2 相关技术与研究现状 | 第21-24页 |
| 1.2.1 自相关算法的研究现状 | 第21-22页 |
| 1.2.2 排序算法的研究现状 | 第22-24页 |
| 1.3 本论文工作与组织结构 | 第24页 |
| 1.4 课题来源 | 第24-25页 |
| 第二章 自相关算法结构设计 | 第25-34页 |
| 2.1 自相关算法分析 | 第25-27页 |
| 2.1.1 乘累加算法 | 第25-26页 |
| 2.1.2 基于FFT的自相关算法 | 第26-27页 |
| 2.2 自相关算法的结构设计 | 第27-33页 |
| 2.2.1 共轭点乘模块 | 第27-30页 |
| 2.2.2 FFT算法模块 | 第30-32页 |
| 2.2.3 自相关DMA模块 | 第32-33页 |
| 2.3 小结 | 第33-34页 |
| 第三章 排序算法结构设计 | 第34-59页 |
| 3.1 排序算法分析 | 第34-37页 |
| 3.1.1 基于排序树与合并树的排序实现 | 第34-35页 |
| 3.1.2 排序算法的运算流程 | 第35-36页 |
| 3.1.3 排序算法整体设计 | 第36-37页 |
| 3.2 排序算法的结构设计 | 第37-58页 |
| 3.2.1 全排序模块设计 | 第37-49页 |
| 3.2.2 筛选模块设计 | 第49-51页 |
| 3.2.3 求最大(小)值模块 | 第51-58页 |
| 3.3 小结 | 第58-59页 |
| 第四章 仿真验证与性能分析 | 第59-74页 |
| 4.1 验证工具介绍 | 第59-60页 |
| 4.1.1 VCS仿真工具 | 第59页 |
| 4.1.2 DC综合工具 | 第59页 |
| 4.1.3 FPGA验证平台 | 第59-60页 |
| 4.2 UVM验证平台 | 第60-62页 |
| 4.3 自相关算法仿真验证 | 第62-67页 |
| 4.3.1 自相关算法测试方案 | 第62-63页 |
| 4.3.2 自相关算法功能验证 | 第63-64页 |
| 4.3.3 自相关算法覆盖率分析 | 第64-66页 |
| 4.3.4 自相关算法综合结果 | 第66页 |
| 4.3.5 自相关算法性能分析 | 第66-67页 |
| 4.4 排序算法仿真验证 | 第67-72页 |
| 4.4.1 排序算法测试方案 | 第67-68页 |
| 4.4.2 排序算法功能验证 | 第68-69页 |
| 4.4.3 排序算法覆盖率分析 | 第69-70页 |
| 4.4.4 排序算法综合结果 | 第70-71页 |
| 4.4.5 排序算法性能分析 | 第71-72页 |
| 4.5 小结 | 第72-74页 |
| 第五章 总结与展望 | 第74-75页 |
| 5.1 总结 | 第74页 |
| 5.2 展望 | 第74-75页 |
| 攻读硕士期间取得的成果与参与的工作 | 第75-76页 |
| 参考文献 | 第76-79页 |
| 致谢 | 第79-80页 |
