基于多核的路由器线卡的硬件设计
| 摘要 | 第3-4页 |
| abstract | 第4页 |
| 第1章 绪论 | 第8-11页 |
| 1.1 背景意义 | 第8-9页 |
| 1.2 研究现状 | 第9页 |
| 1.3 本文研究内容 | 第9-10页 |
| 1.4 论文结构安排 | 第10-11页 |
| 第2章 路由器硬件设计 | 第11-15页 |
| 2.1 路由器分类 | 第11页 |
| 2.2 路由器体系发展 | 第11-12页 |
| 2.3 中高端路由器的应用场景 | 第12页 |
| 2.4 路由器的硬件设计 | 第12-14页 |
| 2.4.1 主控模块 | 第13页 |
| 2.4.2 无源交换背板 | 第13-14页 |
| 2.4.3 接口处理单元 | 第14页 |
| 2.4.4 业务处理单元 | 第14页 |
| 2.4.5 风扇单元 | 第14页 |
| 2.4.6 系统供电单元 | 第14页 |
| 2.5 本章小结 | 第14-15页 |
| 第3章 多核母盘的设计 | 第15-48页 |
| 3.1 概述 | 第15-18页 |
| 3.1.1 功能及性能指标 | 第15-16页 |
| 3.1.2 硬件框图 | 第16-18页 |
| 3.2 各功能单元详细设计 | 第18-47页 |
| 3.2.1 多核处理器 | 第18-26页 |
| 3.2.2 交换芯片 | 第26-27页 |
| 3.2.3 CPU管理平面 | 第27-30页 |
| 3.2.4 FPGA | 第30-35页 |
| 3.2.5 机架管理单元(CMU) | 第35-39页 |
| 3.2.6 时钟模块 | 第39-45页 |
| 3.2.7 电源模块 | 第45-47页 |
| 3.3 本章小结 | 第47-48页 |
| 第4章 接口子卡的硬件设计 | 第48-54页 |
| 4.1 E1子卡 | 第48-50页 |
| 4.2 STM1 | 第50-52页 |
| 4.3 千兆电接口子卡 | 第52-53页 |
| 4.4 本章小结 | 第53-54页 |
| 第5章 高速线路板的设计 | 第54-63页 |
| 5.1 概述 | 第54-55页 |
| 5.2 叠层分析 | 第55-57页 |
| 5.3 高速PCB布线 | 第57-62页 |
| 5.3.1 传输线 | 第57-59页 |
| 5.3.2 差分线对 | 第59-62页 |
| 5.4 本章小结 | 第62-63页 |
| 第6章 测试及验证 | 第63-70页 |
| 6.1 物理特性测试 | 第63-66页 |
| 6.1.1 电压测试 | 第63-65页 |
| 6.1.2 上电时序测试 | 第65-66页 |
| 6.2 功能测试 | 第66-69页 |
| 6.2.1 复位逻辑测试 | 第66-67页 |
| 6.2.2 高速信号眼图及抖动 | 第67-68页 |
| 6.2.3 数据通道收发包功能测试 | 第68-69页 |
| 6.3 本章小结 | 第69-70页 |
| 第7章 总结与展望 | 第70-71页 |
| 参考文献 | 第71-73页 |
| 致谢 | 第73-74页 |
| 附录1 攻读硕士学位期间发表的论文 | 第74-75页 |
| 附录2 主要英文缩写语对照表 | 第75-76页 |
