近阈值低漏电标准单元库设计
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第9-15页 |
| 1.1 研究背景及意义 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-11页 |
| 1.3 研究内容与指标 | 第11-13页 |
| 1.3.1 研究内容 | 第11-12页 |
| 1.3.2 设计指标 | 第12-13页 |
| 1.4 论文结构 | 第13-15页 |
| 第二章 低功耗设计理论基础 | 第15-29页 |
| 2.1 晶体管工作区域 | 第15-16页 |
| 2.2 电路功耗产生机理 | 第16-20页 |
| 2.3 漏电设计优化思路 | 第20-23页 |
| 2.3.1 堆叠效应 | 第20-21页 |
| 2.3.2 功耗门控 | 第21-22页 |
| 2.3.3 动态阈值电压 | 第22-23页 |
| 2.4 常见低功耗单元设计结构 | 第23-27页 |
| 2.4.1 低电压下的功耗门控 | 第24-25页 |
| 2.4.2 休眠保持法 | 第25-26页 |
| 2.4.3 漏电反馈法 | 第26-27页 |
| 2.5 漏电功耗降低技术比较 | 第27页 |
| 2.6 本章小结 | 第27-29页 |
| 第三章 低漏电数字单元设计 | 第29-45页 |
| 3.1 优化种类和设计参数 | 第29-33页 |
| 3.1.1 优化种类 | 第29-30页 |
| 3.1.2 功耗 | 第30-31页 |
| 3.1.3 延时 | 第31-32页 |
| 3.1.4 可靠性 | 第32-33页 |
| 3.2 组合逻辑单元设计 | 第33-37页 |
| 3.2.1 设计结构 | 第33-35页 |
| 3.2.2 参数设计 | 第35-36页 |
| 3.2.3 设计结果 | 第36-37页 |
| 3.3 时序和运算逻辑单元设计 | 第37-43页 |
| 3.3.1 D触发器的设计 | 第38-41页 |
| 3.3.2 状态保持触发器的设计 | 第41-42页 |
| 3.3.3 一位全加器的设计 | 第42-43页 |
| 3.4 本章小结 | 第43-45页 |
| 第四章 版图设计及后仿真验证 | 第45-69页 |
| 4.1 标准单元版图设计注意事项 | 第45-46页 |
| 4.2 组合逻辑单元后仿验证 | 第46-52页 |
| 4.2.1 组合逻辑单元版图 | 第46-47页 |
| 4.2.2 组合逻辑单元后仿真 | 第47-52页 |
| 4.3 时序逻辑单元后仿验证 | 第52-57页 |
| 4.3.1 时序逻辑单元版图 | 第52-53页 |
| 4.3.2 时序逻辑单元后仿真 | 第53-57页 |
| 4.4 运算逻辑单元后仿验证 | 第57-61页 |
| 4.4.1 运算逻辑单元版图 | 第57页 |
| 4.4.2 运算逻辑单元后仿真 | 第57-61页 |
| 4.5 单元可靠性分析 | 第61-63页 |
| 4.5.1 反相器可靠性 | 第61页 |
| 4.5.2 多输入单元可靠性 | 第61-63页 |
| 4.6 单元建库 | 第63-65页 |
| 4.6.1 标准单元库设计 | 第63-64页 |
| 4.6.2 标准单元库建库流程 | 第64-65页 |
| 4.7 本章小结 | 第65-69页 |
| 第五章 电路应用 | 第69-75页 |
| 5.1 测试平台 | 第69-70页 |
| 5.2 测试流程 | 第70-71页 |
| 5.3 测试结果和分析 | 第71-73页 |
| 5.4 本章小结 | 第73-75页 |
| 第六章 总结与展望 | 第75-77页 |
| 6.1 总结 | 第75页 |
| 6.2 展望 | 第75-77页 |
| 致谢 | 第77-79页 |
| 参考文献 | 第79-83页 |
| 作者简介 | 第83-85页 |
| 附录一 后仿真波形图 | 第85-91页 |
| 附录二 NAND2标准单元库视图 | 第91-96页 |
| 附录三 DFF标准单元库视图 | 第96-100页 |
