| 中文摘要 | 第10-11页 |
| ABSTRACT | 第11-12页 |
| 符号说明 | 第13-14页 |
| 第一章 绪论 | 第14-20页 |
| 1.1 研究背景 | 第14-15页 |
| 1.2 高速PCB设计流程 | 第15-17页 |
| 1.3 高速PCB设计基本规则 | 第17-18页 |
| 1.4 论文的组织结构 | 第18-20页 |
| 第二章 信号完整性分析 | 第20-27页 |
| 2.1 传输线效应 | 第20-23页 |
| 2.2 去耦电容 | 第23-25页 |
| 2.3 过孔对信号传输的影响 | 第25-27页 |
| 第三章 基于AMD CPU的嵌入式终端概况 | 第27-41页 |
| 3.1 终端设计原则 | 第27-28页 |
| 3.2 终端设计特点 | 第28-29页 |
| 3.3 硬件设备概述 | 第29-30页 |
| 3.4 硬件模块划分 | 第30-39页 |
| 3.4.1 中央处理器AMD APU | 第31-34页 |
| 3.4.2 主板芯片组AMD Chipset M55E | 第34-35页 |
| 3.4.3 内存DDR3 SDRAM | 第35-36页 |
| 3.4.4 硬盘及其接口 | 第36-37页 |
| 3.4.5 声卡控制芯片 | 第37页 |
| 3.4.6 网卡控制芯片 | 第37-38页 |
| 3.4.7 电源模块 | 第38-39页 |
| 3.4.8 其他外围接口 | 第39页 |
| 3.5 终端产品标准与规范 | 第39-41页 |
| 3.5.1 物理安全 | 第39页 |
| 3.5.2 运行安全 | 第39-40页 |
| 3.5.3 信息安全 | 第40页 |
| 3.5.4 环境需求 | 第40-41页 |
| 第四章 电路板原理图设计 | 第41-59页 |
| 4.1 CPU模块原理图设计 | 第41-51页 |
| 4.1.1 管脚信息描述 | 第44-47页 |
| 4.1.2 电气连接 | 第47-51页 |
| 4.2 DDR3 SDRAM模块原理图设计 | 第51-55页 |
| 4.3 VGA模块原理图设计 | 第55-57页 |
| 4.4 PCB设计预处理 | 第57-59页 |
| 第五章 PCB布局和约束驱动布线 | 第59-81页 |
| 5.1 建立PCB | 第59-61页 |
| 5.2 导入网络表并布局元器件 | 第61-63页 |
| 5.3 约束规则设置 | 第63-73页 |
| 5.3.1 一般情况下的约束 | 第64-65页 |
| 5.3.2 APU时钟信号约束 | 第65页 |
| 5.3.3 APU与DDR3之间走线约束 | 第65-68页 |
| 5.3.4 APU与VGA接口之间走线约束 | 第68-69页 |
| 5.3.5 间距规则设置 | 第69-70页 |
| 5.3.6 物理规则设置 | 第70-73页 |
| 5.4 约束驱动布线 | 第73-78页 |
| 5.4.1 扇出布线 | 第74-75页 |
| 5.4.2 差分对布线 | 第75-77页 |
| 5.4.3 线长控制 | 第77-78页 |
| 5.5 敷铜 | 第78-81页 |
| 第六章 后处理 | 第81-83页 |
| 6.1 文字面处理 | 第81页 |
| 6.2 底片处理 | 第81-83页 |
| 第七章 总结与展望 | 第83-85页 |
| 参考文献 | 第85-89页 |
| 致谢 | 第89-90页 |
| 学位期间申请的专利和参加的项目 | 第90-91页 |
| 附件 | 第91页 |