| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-14页 |
| 1.1 课题来源以及研究目的和意义 | 第8-9页 |
| 1.2 国内外研究现状 | 第9-12页 |
| 1.2.1 国外研究现状 | 第10-11页 |
| 1.2.2 国内研究现状 | 第11-12页 |
| 1.2.3 研究现状分析 | 第12页 |
| 1.3 本文主要研究内容以及结构安排 | 第12-14页 |
| 第2章 12.5Gbps SerDes CDR的系统级设计 | 第14-35页 |
| 2.1 SerDes CDR的结构分析 | 第14-17页 |
| 2.2 12.5Gbps SerDes CDR的系统级设计 | 第17-34页 |
| 2.2.1 相位锁定环路行为级模型的设计 | 第19-25页 |
| 2.2.2 双环路切换模块行为级模型的设计 | 第25-28页 |
| 2.2.3 串并转换模块行为级模型的设计 | 第28-32页 |
| 2.2.4 Testbench的建立以及行为级模型仿真分析 | 第32-34页 |
| 2.3 本章小结 | 第34-35页 |
| 第3章 12.5Gbps CDR中相位锁定环路的电路设计 | 第35-51页 |
| 3.1 12.5Gbps SerDes CDR相位锁定环路核心电路的设计 | 第35-47页 |
| 3.1.1 BBPD核心电路的设计 | 第35-40页 |
| 3.1.2 LD核心电路的设计 | 第40-46页 |
| 3.1.3 DEMUX4to20核心电路的设计 | 第46-47页 |
| 3.2 12.5Gbps SerDes CDR系统功能仿真验证 | 第47-50页 |
| 3.3 本章小结 | 第50-51页 |
| 第4章 12.5Gbps CDR中相位锁定环路的版图设计 | 第51-59页 |
| 4.1 相位锁定环路的版图设计 | 第51-55页 |
| 4.1.1 BBPD的版图设计 | 第51-52页 |
| 4.1.2 LD电路的版图设计 | 第52-54页 |
| 4.1.3 DEMUX4to20的版图设计 | 第54-55页 |
| 4.2 12.5Gbps SerDes CDR电路的版图后仿真验证 | 第55-58页 |
| 4.3 本章小结 | 第58-59页 |
| 结论 | 第59-60页 |
| 参考文献 | 第60-65页 |
| 攻读硕士学位期间发表的论文及其它成果 | 第65-67页 |
| 致谢 | 第67页 |
