40纳米工艺双模转置存储器的设计
| 摘要 | 第1-10页 |
| ABSTRACT | 第10-11页 |
| 第一章 绪论 | 第11-17页 |
| ·课题研究背景 | 第11-12页 |
| ·相关研究 | 第12-14页 |
| ·存储器研究现状 | 第12-13页 |
| ·转置存储器研究现状 | 第13页 |
| ·SRAM设计验证方法研究 | 第13-14页 |
| ·存储器内建自测试（MBIST）相关研究 | 第14页 |
| ·课题研究目标与研究内容 | 第14-15页 |
| ·本文组织结构 | 第15-17页 |
| 第二章 16位宽双模转置存储器的设计 | 第17-42页 |
| ·功能需求分析 | 第17-22页 |
| ·体系结构设计 | 第22-23页 |
| ·关键电路设计 | 第23-32页 |
| ·译码电路 | 第24-26页 |
| ·存储单元 | 第26-30页 |
| ·数据读写通路 | 第30-32页 |
| ·版图设计 | 第32-34页 |
| ·功能验证 | 第34-39页 |
| ·性能分析与对比 | 第39-41页 |
| ·漏电流分析与对比 | 第39-41页 |
| ·性能参数对比 | 第41页 |
| ·本章小结 | 第41-42页 |
| 第三章 1024位宽双模转置存储器的设计 | 第42-52页 |
| ·电路设计与验证 | 第42-46页 |
| ·层次化电路设计 | 第42-43页 |
| ·形式化功能验证 | 第43-46页 |
| ·物理设计 | 第46-49页 |
| ·布局规划 | 第46-47页 |
| ·电源地规划 | 第47-48页 |
| ·手动布局与自动布线 | 第48-49页 |
| ·时序优化与性能分析 | 第49-50页 |
| ·时序优化 | 第49-50页 |
| ·性能比较与分析 | 第50页 |
| ·双模转置存储器在DMA中的应用 | 第50-51页 |
| ·本章小结 | 第51-52页 |
| 第四章 双模转置存储器的内建自测试设计 | 第52-70页 |
| ·MBIST总体设计 | 第52-57页 |
| ·总体设计结构 | 第52-55页 |
| ·测试方法 | 第55-57页 |
| ·固定故障检测 | 第57-62页 |
| ·固定1故障检测 | 第58-60页 |
| ·固定0故障检测 | 第60-62页 |
| ·故障覆盖率评估 | 第62-69页 |
| ·电路等效替换 | 第62-68页 |
| ·故障覆盖率分析与评估 | 第68-69页 |
| ·本章小结 | 第69-70页 |
| 第五章 结束语 | 第70-72页 |
| ·本文工作总结 | 第70-71页 |
| ·未来研究展望 | 第71-72页 |
| 致谢 | 第72-73页 |
| 参考文献 | 第73-76页 |
| 作者在学期间取得的学术成果 | 第76页 |
