| 摘要 | 第1-12页 |
| ABSTRACT | 第12-14页 |
| 第一章 绪论 | 第14-23页 |
| ·相关背景研究 | 第14-17页 |
| ·传统物理设计流程 | 第14-15页 |
| ·纳米级GHz物理设计的挑战 | 第15-17页 |
| ·课题研究内容 | 第17-20页 |
| ·阵列存储体简介 | 第18-19页 |
| ·设计难点与挑战 | 第19-20页 |
| ·本文主要工作 | 第20-21页 |
| ·文章组织结构 | 第21-23页 |
| 第二章 HS：一种高利用率的硬宏单元布局方法 | 第23-35页 |
| ·SRAM阵列组织结构 | 第23-24页 |
| ·SRAM阵列布局目标 | 第24页 |
| ·常规方法布局规划 | 第24-29页 |
| ·硬宏单元布局的基本规则 | 第24-25页 |
| ·基于常规方法的硬宏单元布局方案 | 第25-29页 |
| ·HS方法布局规划 | 第29-31页 |
| ·HS方法基本思想 | 第29-30页 |
| ·基于HS的硬宏单元布局方案 | 第30-31页 |
| ·两种方法布线结果比较 | 第31-34页 |
| ·本章小结 | 第34-35页 |
| 第三章 EULR：一种权衡面积和线长的网表优化方法 | 第35-49页 |
| ·基于DCT综合问题描述 | 第35-37页 |
| ·DCT综合方法 | 第35-36页 |
| ·DCT综合结果 | 第36-37页 |
| ·问题与挑战 | 第37页 |
| ·EULR网表优化方法 | 第37-47页 |
| ·EULR的基本思想 | 第37-39页 |
| ·负载估算模型 | 第39-40页 |
| ·互连线长估算模型 | 第40-42页 |
| ·路径优化策略 | 第42-44页 |
| ·设计实现 | 第44-47页 |
| ·三种网表布线结果比较 | 第47-48页 |
| ·本章小结 | 第48-49页 |
| 第四章 MARP：一种可布通性驱动的布局算法 | 第49-60页 |
| ·基于力指向的可布通性布局概述 | 第49-51页 |
| ·MARP可布通性布局算法 | 第51-57页 |
| ·力指向方法存在的问题 | 第52页 |
| ·MARP算法基本思想 | 第52-55页 |
| ·实例推演 | 第55-57页 |
| ·MARP算法在BANK中的应用 | 第57-58页 |
| ·算法参数设置说明 | 第57页 |
| ·算法实现结果 | 第57-58页 |
| ·两种布局器布线结果比较 | 第58-59页 |
| ·本章小结 | 第59-60页 |
| 第五章 基于优化方法的阵列存储体物理设计 | 第60-73页 |
| ·基于HS的布图优化 | 第60-61页 |
| ·基于EULR的网表优化 | 第61-62页 |
| ·基于MARP的布局优化 | 第62-63页 |
| ·阵列存储体时钟树设计 | 第63-71页 |
| ·时钟结构特点 | 第63-65页 |
| ·时钟树设计思想 | 第65-67页 |
| ·全局时钟互连优化策略 | 第67-68页 |
| ·时钟树实现 | 第68-70页 |
| ·时钟树性能分析 | 第70-71页 |
| ·阵列存储体静态时序分析 | 第71-72页 |
| ·本章小结 | 第72-73页 |
| 第六章 结束语 | 第73-75页 |
| ·全文工作总结 | 第73-74页 |
| ·需要进一步完善的工作 | 第74-75页 |
| 致谢 | 第75-77页 |
| 参考文献 | 第77-80页 |
| 作者在学期间参与的项目和取得的学术成果 | 第80页 |