40nm高速嵌入式SRAM IP设计
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-13页 |
| ·嵌入式半导体存储器的分类 | 第7-8页 |
| ·静态随机存储器 | 第7页 |
| ·动态随机存储器 | 第7-8页 |
| ·非易失存储器 | 第8页 |
| ·嵌入式 SRAM 的应用 | 第8-12页 |
| ·论文主要内容和章节安排 | 第12-13页 |
| 第二章 SRAM IP 系统介绍 | 第13-15页 |
| ·SRAM 模块划分 | 第13页 |
| ·SRAM 的 IO 引脚定义 | 第13-15页 |
| 第三章 存储单元和子阵列设计 | 第15-31页 |
| ·6 管 SRAM 存储单元的分析与设计 | 第15-26页 |
| ·6T SRAM 的 3 个基本模式 | 第15-17页 |
| ·阈值电压波动 | 第17-18页 |
| ·SRAM 的功能参数分析 | 第18-21页 |
| ·SRAM Cell 中的漏电 | 第21-24页 |
| ·SRAM 6T Cell 设计步骤 | 第24-25页 |
| ·超 6T 存储单元结构 | 第25-26页 |
| ·子阵列设计 | 第26-28页 |
| ·本章小结 | 第28-31页 |
| 第四章 SRAM IP 中的外围电路设计 | 第31-45页 |
| ·灵敏放大器设计 | 第31-37页 |
| ·基本设计要求 | 第31页 |
| ·灵敏放大器的选型 | 第31-34页 |
| ·锁存型灵敏放大器的设计 | 第34-35页 |
| ·减小 SA Offset 电压 | 第35-36页 |
| ·灵敏放大器的仿真 | 第36-37页 |
| ·列译码器设计 | 第37-38页 |
| ·行译码器设计 | 第38-40页 |
| ·时序控制单元 | 第40-44页 |
| ·Replica BytiliL 自定时设计 | 第41-44页 |
| ·脉冲信号技术 | 第44页 |
| ·本章小结 | 第44-45页 |
| 第五章 后端布局和存储单元设计 | 第45-51页 |
| ·芯片后端布局 | 第45-46页 |
| ·40nm 制造工艺对 IP 模块版图设计的影响 | 第46-48页 |
| ·STI 压力效应 | 第46-47页 |
| ·WPE 阱邻近效应 | 第47-48页 |
| ·IP 模块版图设计的要点 | 第48页 |
| ·6T SRAM 存储单元版图设计 | 第48-50页 |
| ·Cell 版图设计要求 | 第49-50页 |
| ·Cell 的版图设计实现 | 第50页 |
| ·本章小结 | 第50-51页 |
| 第六章 芯片整体仿真和分析 | 第51-55页 |
| ·SRAM 时钟周期分析 | 第51页 |
| ·SRAM 功能验证 | 第51-55页 |
| 第七章 总结与展望 | 第55-57页 |
| ·研究工作总结 | 第55页 |
| ·深入工作设想 | 第55-57页 |
| ·芯片电源管理单元 | 第56页 |
| ·漏电功耗的进一步研究 | 第56页 |
| ·软错误和 BIST/BISR | 第56-57页 |
| 致谢 | 第57-59页 |
| 参考文献 | 第59-63页 |
