| 摘要 | 第1-4页 |
| Abstract | 第4-12页 |
| 第一章 引言 | 第12-22页 |
| ·信号完整性问题的由来及分类 | 第12-13页 |
| ·串扰噪声 | 第13-16页 |
| ·定义及分类 | 第13-14页 |
| ·对电路性能的影响 | 第14-15页 |
| ·越来越严重的原因及处理思路 | 第15-16页 |
| ·电压降 | 第16-17页 |
| ·龙芯2 号处理器在0.18μm 工艺下信号完整性分析 | 第17-19页 |
| ·研究对象的选择 | 第19-20页 |
| ·论文的组织 | 第20-22页 |
| 第二章 串扰噪声研究现状 | 第22-38页 |
| ·串扰噪声的模型建立与影响因素 | 第22-25页 |
| ·Vittal 的集总模型 | 第23-24页 |
| ·Becer 的4π-模型 | 第24页 |
| ·影响串扰噪声的因素 | 第24-25页 |
| ·串扰噪声的分析估算 | 第25-28页 |
| ·过滤虚假噪声 | 第26页 |
| ·延迟噪声分析 | 第26-28页 |
| ·串扰噪声的避免与修复 | 第28-31页 |
| ·插入缓冲器 | 第28-29页 |
| ·调整驱动器驱动强度 | 第29页 |
| ·总线延迟倾斜和编码技术 | 第29-30页 |
| ·增加CMOS 动态逻辑抗噪性 | 第30-31页 |
| ·处理串扰噪声问题的设计流程与设计思想 | 第31-35页 |
| ·一个主流设计流程示意 | 第32-33页 |
| ·一个使用ALF 库格式的信号完整性处理流程 | 第33-34页 |
| ·以互连线为中心的设计流程 | 第34-35页 |
| ·与商业化EDA 工具结合的一个设计流程 | 第35页 |
| ·小结 | 第35-38页 |
| 第三章 PrimeTime SI 和CeltIC | 第38-54页 |
| ·PrimeTime SI | 第38-48页 |
| ·使用流程 | 第38-39页 |
| ·运行机制 | 第39-40页 |
| ·PrimeTime SI 的一些重要参数 | 第40-43页 |
| ·PrimeTime SI 对于功能噪声的处理 | 第43-48页 |
| ·CeltIC | 第48-52页 |
| ·使用流程 | 第48-49页 |
| ·延迟噪声分析 | 第49-51页 |
| ·功能噪声分析 | 第51-52页 |
| ·小结 | 第52-54页 |
| 第四章 0.13μm 工艺下信号完整性相关数据分析 | 第54-72页 |
| ·连线电容 | 第54-57页 |
| ·连线对地电容 | 第54-55页 |
| ·连线间耦合电容 | 第55-57页 |
| ·与功能噪声相关的数据分析 | 第57-62页 |
| ·一个实际的电路模型 | 第57-58页 |
| ·根据4π-模型测得分析结果 | 第58-61页 |
| ·噪声峰值对各电路参数的敏感度比较 | 第61-62页 |
| ·延迟噪声的初步估算 | 第62-65页 |
| ·对噪声免疫性的观察 | 第65-67页 |
| ·对PrimeTime SI 和CeltIC 分析结果的初步比较 | 第67-68页 |
| ·不同工艺下的信号完整性分析 | 第68-70页 |
| ·小结 | 第70-72页 |
| 第五章 实现龙芯2 号访存模块信号完整性的设计流程 | 第72-84页 |
| ·物理实现的一般流程和相应工具 | 第72-74页 |
| ·串扰噪声的避免 | 第74-77页 |
| ·综合阶段的避免措施 | 第74-75页 |
| ·Floorplan 及布局阶段的避免 | 第75-76页 |
| ·布线阶段的避免措施 | 第76-77页 |
| ·串扰噪声的分析与修复 | 第77-81页 |
| ·提取寄生参数 | 第77-78页 |
| ·PrimeTime SI 分析流程与参数设置 | 第78-80页 |
| ·CeltIC 的分析流程 | 第80-81页 |
| ·Astro 中的串扰修复 | 第81页 |
| ·两种工具结合分析 | 第81页 |
| ·结论 | 第81-84页 |
| 第六章 结束语 | 第84-86页 |
| ·本文工作总结 | 第84页 |
| ·下一步研究方向 | 第84-86页 |
| 参考文献 | 第86-88页 |
| 致谢 | 第88-89页 |
| 作者简历 | 第89页 |
