基于FPGA的雷达定时控制和预处理模块设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第12-13页 |
| 缩略语对照表 | 第13-17页 |
| 第一章 绪论 | 第17-21页 |
| 1.1 研究背景及意义 | 第17-18页 |
| 1.2 研究现状及发展趋势 | 第18-19页 |
| 1.3 论文内容和章节安排 | 第19-21页 |
| 第二章 定时控制和预处理模块硬件设计 | 第21-45页 |
| 2.1 雷达系统组成概述 | 第21-22页 |
| 2.2 雷达信号与数据处理系统设计方案 | 第22-26页 |
| 2.3 定时控制和预处理模块硬件平台设计 | 第26-43页 |
| 2.3.1 设计需求 | 第26页 |
| 2.3.2 主要器件选型 | 第26-29页 |
| 2.3.3 原理图设计 | 第29-40页 |
| 2.3.4 PCB设计 | 第40-43页 |
| 2.4 本章小结 | 第43-45页 |
| 第三章 FPGA主要模块的设计 | 第45-75页 |
| 3.1 A/D转换模块 | 第45-52页 |
| 3.1.1 芯片配置设计 | 第46-49页 |
| 3.1.2 采样数据同步设计 | 第49-50页 |
| 3.1.3 AD采样有效位分析 | 第50-52页 |
| 3.2 数字下变频(DDC)模块 | 第52-57页 |
| 3.2.1 数字下变频基本原理 | 第52-53页 |
| 3.2.2 低通滤波法DDC设计 | 第53-57页 |
| 3.3 PCIe总线控制器 | 第57-67页 |
| 3.3.1 PCIe总线介绍 | 第57-60页 |
| 3.3.2 PCIe BMD控制器设计 | 第60-67页 |
| 3.4 千兆以太网通信模块 | 第67-72页 |
| 3.4.1 TEMAC核简介 | 第67-69页 |
| 3.4.2 千兆以太网通信设计 | 第69-72页 |
| 3.5 串口通信模块 | 第72-74页 |
| 3.6 本章小结 | 第74-75页 |
| 第四章 定时控制和预处理模块的整体实现 | 第75-93页 |
| 4.1 与其他分系统的通讯接口实现 | 第75-83页 |
| 4.1.1 监控接口通讯 | 第75-77页 |
| 4.1.2 终端接口通讯 | 第77-81页 |
| 4.1.3 发射机接口通讯 | 第81页 |
| 4.1.4 接收机接口通讯 | 第81-83页 |
| 4.2 定时控制模块的整体实现 | 第83-86页 |
| 4.2.1 雷达工作模式切换 | 第83-84页 |
| 4.2.2 雷达系统整体时序 | 第84-86页 |
| 4.3 预处理模块的整体实现 | 第86-90页 |
| 4.3.1 预处理实现流程 | 第86-88页 |
| 4.3.2 数据传输方式和格式 | 第88-90页 |
| 4.4 FPGA资源消耗和时序分析 | 第90-91页 |
| 4.5 本章小结 | 第91-93页 |
| 第五章 总结与展望 | 第93-95页 |
| 5.1 本文工作总结 | 第93页 |
| 5.2 工作展望 | 第93-95页 |
| 参考文献 | 第95-97页 |
| 致谢 | 第97-99页 |
| 作者简介 | 第99-100页 |
