| 摘要 | 第1-14页 |
| Abstract | 第14-16页 |
| 缩略语说明 | 第16-19页 |
| 第一章 绪论 | 第19-45页 |
| ·研究背景 | 第19-28页 |
| ·视频编码中的运动估计运算 | 第19-24页 |
| ·图像匹配中的相关匹配运算 | 第24-26页 |
| ·像素匹配运算面临的挑战 | 第26-28页 |
| ·研究现状 | 第28-41页 |
| ·像素块匹配运算的软件加速技术 | 第28-33页 |
| ·像素块匹配运算的硬件加速技术 | 第33-37页 |
| ·亚像素插值的硬件加速技术 | 第37-38页 |
| ·硬件加速器接口技术 | 第38-41页 |
| ·本文主要工作 | 第41-43页 |
| ·本文结构 | 第43-45页 |
| 第二章 适合硬件实现的多搜索中心运动估计快速算法 | 第45-61页 |
| ·引言 | 第45-46页 |
| ·运动向量预测 | 第46-47页 |
| ·运动向量预测原理 | 第46页 |
| ·运动向量预测问题分析 | 第46-47页 |
| ·多搜索中心预测技术 | 第47-50页 |
| ·多搜索中心的运动估计快速算法 | 第50-51页 |
| ·运动向量阈值分析 | 第51-55页 |
| ·MVT 对运动向量预测值个数和预测精度的影响 | 第52-53页 |
| ·MVT 对编码性能的影响 | 第53-55页 |
| ·实验结果和分析 | 第55-60页 |
| ·实验环境 | 第55-56页 |
| ·多搜索中心预测精度分析 | 第56页 |
| ·MSCA 算法编码性能分析 | 第56-58页 |
| ·运算时间比较 | 第58-60页 |
| ·本章小结 | 第60-61页 |
| 第三章 支持多种标准的整像素运动估计协处理器结构 | 第61-79页 |
| ·引言 | 第61页 |
| ·相关研究 | 第61-63页 |
| ·算法多样性分析 | 第62页 |
| ·运算量分析 | 第62-63页 |
| ·协处理器结构 | 第63-68页 |
| ·协处理器的结构 | 第63-64页 |
| ·PE 阵列结构 | 第64-65页 |
| ·存储器结构 | 第65-66页 |
| ·快速数据调度 | 第66-67页 |
| ·多模Cost 比较器 | 第67-68页 |
| ·协处理器指令集设计 | 第68-75页 |
| ·协处理器指令集 | 第69-70页 |
| ·算法实现 | 第70-75页 |
| ·实现和性能比较 | 第75-77页 |
| ·实现 | 第75-76页 |
| ·性能比较 | 第76-77页 |
| ·本章小结 | 第77-79页 |
| 第四章 多标准可配置的亚像素插值加速器结构 | 第79-89页 |
| ·引言 | 第79页 |
| ·相关研究 | 第79-82页 |
| ·各标准中的亚像素插值运算 | 第79-81页 |
| ·亚像素插值运算的加速技术 | 第81-82页 |
| ·支持多种标准的可配置亚像素插值结构 | 第82-87页 |
| ·水平插值单元结构 | 第82-84页 |
| ·垂直插值单元结构 | 第84-85页 |
| ·两步法插值策略 | 第85-87页 |
| ·综合结果及性能比较 | 第87-88页 |
| ·本章小结 | 第88-89页 |
| 第五章 面向图像处理的高效相关匹配加速器结构 | 第89-105页 |
| ·引言 | 第89页 |
| ·研究背景 | 第89-92页 |
| ·相关匹配方法 | 第89-90页 |
| ·目标识别应用 | 第90-91页 |
| ·YHFT-QDSP2 多核DSP 芯片 | 第91-92页 |
| ·高性能SAD 加速器基本结构 | 第92-97页 |
| ·PE 阵列结构 | 第93-94页 |
| ·加法树结构 | 第94页 |
| ·缓存单元结构 | 第94-96页 |
| ·加速器与DSP 核通信 | 第96-97页 |
| ·针对目标识别应用的加速器结构优化 | 第97-100页 |
| ·PE 阵列结构优化 | 第97-99页 |
| ·缓存结构优化 | 第99-100页 |
| ·实现结果及性能比较 | 第100-103页 |
| ·SAD 加速器实现 | 第100-101页 |
| ·SAD 加速器性能分析 | 第101-102页 |
| ·性能比较 | 第102-103页 |
| ·本章小结 | 第103-105页 |
| 第六章 面向硬件加速器连接的自定义处理器核接口 | 第105-125页 |
| ·引言 | 第105-106页 |
| ·相关研究 | 第106-107页 |
| ·提高加速器的重用性 | 第106-107页 |
| ·提高加速器的通信效率 | 第107页 |
| ·自定义处理器核接口 | 第107-111页 |
| ·LoadS 指令缓冲结构及LoadS 指令执行过程 | 第109-110页 |
| ·StoreS 指令缓冲结构及StoreS 指令执行过程 | 第110页 |
| ·LoadS/StoreS 指令带来的访存冲突和同步问题 | 第110-111页 |
| ·自定义通信单元结构 | 第111-119页 |
| ·时钟同步结构 | 第112-113页 |
| ·数据缓冲结构 | 第113-115页 |
| ·接口协议模块的自动生成 | 第115-119页 |
| ·性能分析及实验 | 第119-123页 |
| ·UDPCI 接口的灵活性 | 第119页 |
| ·UDPCI 接口的传输性能分析 | 第119-122页 |
| ·性能比较 | 第122-123页 |
| ·本章小结 | 第123-125页 |
| 第七章 结论与展望 | 第125-129页 |
| ·主要工作和创新点 | 第125-126页 |
| ·研究展望 | 第126-129页 |
| 致谢 | 第129-131页 |
| 参考文献 | 第131-141页 |
| 作者在学期间取得的学术成果 | 第141-143页 |
| 附录A 攻读博士期间参与的主要科研项目 | 第143页 |
