基于LPDDR4高速芯片POP封装的信号完整性协同设计与研究
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第12-13页 |
| 缩略语对照表 | 第13-17页 |
| 第一章 绪论 | 第17-25页 |
| 1.1 研究背景及意义 | 第17-20页 |
| 1.2 国内外研究现状 | 第20-22页 |
| 1.3 论文的主要内容及安排 | 第22-25页 |
| 第二章 信号完整性基本理论 | 第25-41页 |
| 2.1 基本传输线理论 | 第25-35页 |
| 2.1.1 传输线基本模型的建立 | 第25-26页 |
| 2.1.2 特征阻抗 | 第26-28页 |
| 2.1.3 导体损耗和介质损耗 | 第28-30页 |
| 2.1.4 反射 | 第30-31页 |
| 2.1.5 串扰模型的建立 | 第31-33页 |
| 2.1.6 符号间干扰 | 第33-35页 |
| 2.2 电源完整性基本理论 | 第35-36页 |
| 2.2.1 目标阻抗 | 第35页 |
| 2.2.2 同步开关噪声 | 第35-36页 |
| 2.3 信号完整性链路仿真原理 | 第36-40页 |
| 2.3.1 频域S参数 | 第36-38页 |
| 2.3.2 时域眼图 | 第38-39页 |
| 2.3.3 仿真链路工具选取 | 第39-40页 |
| 2.4 本章小结 | 第40-41页 |
| 第三章 高速链路仿真基本要素 | 第41-59页 |
| 3.1 LPDDR4基本性能介绍 | 第41-45页 |
| 3.1.1 LPDDR4和LPDDR3的对比 | 第41-43页 |
| 3.1.2 LPDDR4接口信号性能基本参数 | 第43-44页 |
| 3.1.3 LPDDR4中眼图如何反映时序 | 第44-45页 |
| 3.2 封装基板影响因素的优化分析 | 第45-53页 |
| 3.2.1 插入损耗和回波损耗的研究 | 第46-47页 |
| 3.2.2 互连线上的串扰的研究 | 第47-50页 |
| 3.2.3 信号回流路径 | 第50-51页 |
| 3.2.4 封装布线方案的建立 | 第51-53页 |
| 3.3 IBIS模型的产生和验证 | 第53-57页 |
| 3.3.1 典型I/O电路 | 第53-54页 |
| 3.3.2 SPICE模型和IBIS模型的对比 | 第54页 |
| 3.3.3 IBIS模型的产生和验证 | 第54-57页 |
| 3.4 本章小结 | 第57-59页 |
| 第四章 信号完整性分析 | 第59-77页 |
| 4.1 封装频域的耦合分析 | 第59-63页 |
| 4.2 封装时域眼图的分析 | 第63-67页 |
| 4.3 伪随机激励下仿真和测试的对比 | 第67-69页 |
| 4.4 不同激励码型的仿真对比 | 第69-75页 |
| 4.4.1 伪随机码型 | 第69-70页 |
| 4.4.2 最差码型 | 第70-72页 |
| 4.4.3 DMI码型 | 第72-74页 |
| 4.4.4 不同码型下信号完整性验证和分析 | 第74-75页 |
| 4.5 本章小结 | 第75-77页 |
| 第五章 电源完整性分析 | 第77-93页 |
| 5.1 系统级电源分配网络 | 第77-79页 |
| 5.2 芯片功耗模型的建立 | 第79-80页 |
| 5.3 电源完整性模型的频域分解 | 第80-88页 |
| 5.3.2 芯片功耗模型的分析 | 第82-83页 |
| 5.3.3 封装基板电源网络分析 | 第83-86页 |
| 5.3.4 PCB去耦电容路径分析 | 第86-87页 |
| 5.3.5 直流阻抗的分析 | 第87-88页 |
| 5.4 同步开关噪声影响因素的时域分析 | 第88-90页 |
| 5.5 电源完整性和信号完整性协同设计与研究 | 第90-92页 |
| 5.6 本章小结 | 第92-93页 |
| 第六章 总结和展望 | 第93-94页 |
| 参考文献 | 第94-96页 |
| 致谢 | 第96-97页 |
| 作者简介 | 第97-98页 |
