倍频延迟锁定环的研究与设计
| 致谢 | 第5-6页 |
| 摘要 | 第6-7页 |
| ABSTRACT | 第7页 |
| 1 引言 | 第10-20页 |
| 1.1 同步设计中的时钟偏斜与抖动 | 第10-14页 |
| 1.2 锁相技术在同步设计中的应用 | 第14-19页 |
| 1.2.1 锁相环 | 第14-17页 |
| 1.2.2 延迟锁定环 | 第17-18页 |
| 1.2.3 锁相环与延迟锁定环的性能比较 | 第18-19页 |
| 1.3 本文的结构 | 第19-20页 |
| 2 MDLL的基本原理及其结构 | 第20-24页 |
| 2.1 MDLL的基本原理 | 第20-21页 |
| 2.2 MDLL的整体结构 | 第21-23页 |
| 2.3 本章小结 | 第23-24页 |
| 3 MDLL子模块的设计 | 第24-54页 |
| 3.1 压控延迟线的设计 | 第24-29页 |
| 3.1.1 基本延时单元 | 第24-25页 |
| 3.1.2 压控延时线的整体电路结构 | 第25-29页 |
| 3.2 分频器和MUX选择逻辑的设计 | 第29-33页 |
| 3.2.1 分频器的设计 | 第29-31页 |
| 3.2.2 MUX选择逻辑的设计 | 第31-33页 |
| 3.3 鉴相器和电荷泵的设计 | 第33-50页 |
| 3.3.1 鉴相器中的死区 | 第34-38页 |
| 3.3.2 鉴相器的设计 | 第38-39页 |
| 3.3.3 电荷泵中的电流匹配 | 第39-43页 |
| 3.3.4 电荷泵的设计 | 第43-50页 |
| 3.4 缓冲器的设计 | 第50-52页 |
| 3.5 本章小结 | 第52-54页 |
| 4 MDLL的版图设计 | 第54-66页 |
| 4.1 匹配性 | 第54-57页 |
| 4.2 噪声 | 第57-58页 |
| 4.3 MDLL各模块的版图设计 | 第58-64页 |
| 4.4 本章小结 | 第64-66页 |
| 5 MDLL的整体仿真 | 第66-72页 |
| 6 总结与展望 | 第72-74页 |
| 6.1 总结 | 第72页 |
| 6.2 MDLL的应用前景 | 第72-74页 |
| 参考文献 | 第74-78页 |
| 作者简历 | 第78-82页 |
| 学位论文数据集 | 第82页 |
