一种应用于TDC的延迟锁相环电路设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第8-16页 |
| 1.1 研究背景与意义 | 第8-9页 |
| 1.2 国内外研究现状与发展趋势 | 第9-12页 |
| 1.3 研究内容与设计指标 | 第12-13页 |
| 1.3.1 研究内容 | 第12-13页 |
| 1.3.2 设计指标 | 第13页 |
| 1.4 论文组织结构 | 第13-16页 |
| 第二章 DLL理论基础 | 第16-28页 |
| 2.1 时钟信号的相位噪声与时钟抖动 | 第16-18页 |
| 2.2 延迟锁相环原理 | 第18-23页 |
| 2.2.1 延迟锁相环工作原理 | 第18-21页 |
| 2.2.2 延迟锁相环的环路分析 | 第21-23页 |
| 2.3 DLL系统噪声分析 | 第23-26页 |
| 2.4 本章小结 | 第26-28页 |
| 第三章 延迟锁相环电路设计 | 第28-54页 |
| 3.1 DLL架构设计 | 第28-33页 |
| 3.1.1 TDC应用需求 | 第28-29页 |
| 3.1.2 DLL系统架构 | 第29-33页 |
| 3.2 各模块电路设计 | 第33-49页 |
| 3.2.1 防错锁控制电路 | 第33-37页 |
| 3.2.2 鉴相器电路 | 第37-40页 |
| 3.2.3 电荷泵电路 | 第40-45页 |
| 3.2.4 压控延迟线 | 第45-49页 |
| 3.3 系统前仿真验证 | 第49-52页 |
| 3.4 本章小结 | 第52-54页 |
| 第四章 版图设计与后仿验证 | 第54-64页 |
| 4.1 系统版图布局原则 | 第54-55页 |
| 4.2 各模块版图 | 第55-59页 |
| 4.3 系统后仿验证 | 第59-62页 |
| 4.4 本章小结 | 第62-64页 |
| 第五章 测试结果与分析 | 第64-74页 |
| 5.1 测试环境与平台 | 第64-66页 |
| 5.2 DLL测试结果与分析 | 第66-69页 |
| 5.3 DLL改进测试 | 第69-73页 |
| 5.4 本章小结 | 第73-74页 |
| 第六章 总结与展望 | 第74-76页 |
| 6.1 总结 | 第74页 |
| 6.2 展望 | 第74-76页 |
| 参考文献 | 第76-80页 |
| 致谢 | 第80-82页 |
| 攻读硕士期间发表的论文 | 第82页 |
