| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第9-15页 |
| 1.1 论文研究背景 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-11页 |
| 1.3 论文研究内容与设计指标 | 第11-12页 |
| 1.3.1 研究内容 | 第11-12页 |
| 1.3.2 设计指标 | 第12页 |
| 1.4 论文章节安排 | 第12-15页 |
| 第二章 基带信号发生器设计理论基础 | 第15-25页 |
| 2.1 直接数字波形合成技术 | 第15-17页 |
| 2.2 现场可编程门阵列概述 | 第17-21页 |
| 2.2.1 SOPC技术 | 第18-19页 |
| 2.2.2 Nios Ⅱ嵌入式系统设计 | 第19-21页 |
| 2.3 基带信号发生器误差分析 | 第21-24页 |
| 2.3.1 幅度量化误差 | 第21-23页 |
| 2.3.2 DAC非线性误差 | 第23-24页 |
| 2.4 本章小结 | 第24-25页 |
| 第三章 基于Nios Ⅱ的序列波形合成方案设计及基带信号发生器误差补偿 | 第25-37页 |
| 3.1 基于Nios Ⅱ的序列波形合成技术 | 第25-30页 |
| 3.1.1 序列波形合成技术 | 第25-26页 |
| 3.1.2 基于FPAG的序列波形合成方法分析 | 第26-27页 |
| 3.1.3 基于NiosⅡ的序列波形合成方法实现 | 第27-30页 |
| 3.2 基带信号发生器误差补偿 | 第30-35页 |
| 3.2.1 DAC非线性误差补偿方法分析 | 第30-31页 |
| 3.2.2 基于数字预失真的误差补偿算法 | 第31-35页 |
| 3.3 本章小结 | 第35-37页 |
| 第四章 基带信号发生器的系统设计 | 第37-55页 |
| 4.1 系统整体结构 | 第37-38页 |
| 4.2 高速数模转换电路设计 | 第38-42页 |
| 4.3 FPGA内部关键模块设计 | 第42-52页 |
| 4.3.1 数据存储器SDRAM控制模块 | 第43-45页 |
| 4.3.2 异步FIFO模块 | 第45-48页 |
| 4.3.3 直接数字波形合成模块 | 第48-50页 |
| 4.3.4 串口通信模块 | 第50-52页 |
| 4.4 上位机程序设计 | 第52-54页 |
| 4.5 本章小结 | 第54-55页 |
| 第五章 系统测试与验证 | 第55-67页 |
| 5.1 系统测试平台搭建 | 第55-57页 |
| 5.2 系统指标测试 | 第57-66页 |
| 5.2.1 信号输出功能及工作频率范围测试 | 第57-59页 |
| 5.2.2 序列波形合成功能测试 | 第59-61页 |
| 5.2.3 DAC非线性误差补偿测试 | 第61-62页 |
| 5.2.4 EVM测试 | 第62-64页 |
| 5.2.5 动态范围(SFDR)测试 | 第64-66页 |
| 5.3 本章小结 | 第66-67页 |
| 第六章 总结和展望 | 第67-69页 |
| 6.1 总结 | 第67-68页 |
| 6.2 展望 | 第68-69页 |
| 参考文献 | 第69-73页 |
| 致谢 | 第73-75页 |
| 攻读硕士学位期间发表的论文 | 第75页 |