| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第10-18页 |
| 1.1 功率MOSFET的发展概况 | 第10-14页 |
| 1.2 功率VDMOS器件的雪崩耐量研究现状 | 第14-16页 |
| 1.3 本文的研究意义 | 第16页 |
| 1.4 论文的主要工作 | 第16-18页 |
| 第二章 VDMOS器件的击穿电压及雪崩耐量的基本理论 | 第18-29页 |
| 2.1 碰撞电离与雪崩击穿 | 第18-20页 |
| 2.1.1 碰撞电离率 | 第19-20页 |
| 2.1.2 雪崩倍增系数 | 第20页 |
| 2.1.3 雪崩击穿的条件 | 第20页 |
| 2.2 结终端技术 | 第20-25页 |
| 2.2.1 场板 | 第21-22页 |
| 2.2.2 场限环 | 第22-23页 |
| 2.2.3 结终端延伸 | 第23-24页 |
| 2.2.4 横向变掺杂 | 第24-25页 |
| 2.3 VDMOS器件的UIS失效机理 | 第25-26页 |
| 2.4 VDMOS器件的UIS加固方法 | 第26-28页 |
| 2.4.1 减小Pbody区寄生电阻 | 第26-27页 |
| 2.4.2 改变雪崩电流流通路径 | 第27-28页 |
| 2.4.3 增强器件的散热能力 | 第28页 |
| 2.5 本章小结 | 第28-29页 |
| 第三章 600V VDMOS器件的元胞设计 | 第29-44页 |
| 3.1 参数指标要求 | 第29页 |
| 3.2 两种元胞结构的对比 | 第29-31页 |
| 3.3 工艺流程设计 | 第31-32页 |
| 3.4 元胞的仿真设计 | 第32-43页 |
| 3.4.1 外延材料的选取 | 第33-34页 |
| 3.4.2 元胞的基本参数设计 | 第34-37页 |
| 3.4.3 提升雪崩耐量的器件设计 | 第37-41页 |
| 3.4.4 接触孔的版图设计 | 第41-43页 |
| 3.5 本章小结 | 第43-44页 |
| 第四章 600V VDMOS器件的终端设计 | 第44-57页 |
| 4.1 JTE终端结构 | 第44-50页 |
| 4.1.1 JTE终端结构的初步设计 | 第44-47页 |
| 4.1.2 JTE终端结构的优化设计 | 第47-50页 |
| 4.2 VLD终端结构 | 第50-53页 |
| 4.3 版图方案 | 第53-56页 |
| 4.4 本章小结 | 第56-57页 |
| 第五章 流片测试与结果分析 | 第57-62页 |
| 5.1 测试仪器介绍 | 第57页 |
| 5.2 测试结果与分析 | 第57-61页 |
| 5.3 本章小结 | 第61-62页 |
| 第六章 结论 | 第62-63页 |
| 致谢 | 第63-64页 |
| 参考文献 | 第64-67页 |
| 攻读硕士学位期间取得的成果 | 第67-68页 |