| 致谢 | 第7-8页 |
| 摘要 | 第8-9页 |
| Abstract | 第9页 |
| 第一章 绪论 | 第14-20页 |
| 1.1 研究背景与意义 | 第14-15页 |
| 1.2 研究现状 | 第15-16页 |
| 1.3 FPGA简介 | 第16-18页 |
| 1.3.1 FPGA构架 | 第16页 |
| 1.3.2 FPGA特点 | 第16-17页 |
| 1.3.3 FPGA开发基本流程 | 第17-18页 |
| 1.4 并行FLASH简介 | 第18页 |
| 1.5 研究内容和章节布置 | 第18-20页 |
| 1.5.1 研究内容 | 第18-19页 |
| 1.5.2 章节安排 | 第19-20页 |
| 第二章 USB3.0简介 | 第20-28页 |
| 2.1 USB3.0双重总线结构 | 第20-21页 |
| 2.2 USB3.0协议层 | 第21-22页 |
| 2.3 USB3.0链路层 | 第22-23页 |
| 2.4 USB3.0物理层 | 第23-28页 |
| 2.4.1 时钟产生模块 | 第25页 |
| 2.4.2 数据时钟恢复电路 | 第25-26页 |
| 2.4.3 串并与并串转换电路 | 第26-27页 |
| 2.4.4 弹性缓冲器 | 第27-28页 |
| 第三章 8B/10B编解码电路的研究与设计 | 第28-35页 |
| 3.1 8B/10B编码原理 | 第28-32页 |
| 3.2 8B/10B编解码电路设计及仿真 | 第32-35页 |
| 3.2.1 编码电路设计及仿真 | 第32-33页 |
| 3.2.2 解码电路设计及仿真 | 第33-35页 |
| 第四章 扰码及解扰码电路的分析 | 第35-42页 |
| 4.1 扰码及解扰码的作用与原理 | 第35-36页 |
| 4.2 扰码及解扰码电路分类 | 第36页 |
| 4.3 三种扰码设计方法 | 第36-38页 |
| 4.3.1 串行扰码 | 第36-37页 |
| 4.3.2 并行扰码 | 第37-38页 |
| 4.3.3 基于存储器的扰码 | 第38页 |
| 4.4 USB3.0物理层中扰码及解扰码规则 | 第38-42页 |
| 第五章 扰码及解扰码电路的设计 | 第42-52页 |
| 5.1 USB3.0物理层扰码及解扰码电路设计 | 第42-47页 |
| 5.1.1 并行扰码的优势 | 第42-43页 |
| 5.1.2 8位并行扰码电路设计算法 | 第43-45页 |
| 5.1.3 8位并行扰码及解扰码电路设计仿真 | 第45-47页 |
| 5.2 扰码及解扰码电路设计工作拓展 | 第47-52页 |
| 5.2.1 USB3.1物理层扰码及解扰码设计方法 | 第47-48页 |
| 5.2.2 USB3.1物理层扰码及解扰码规则 | 第48-49页 |
| 5.2.3 并行FLASH Am29LV320D的介绍 | 第49-50页 |
| 5.2.4 基于并行FLASH的扰码及解扰码电路设计方案 | 第50-52页 |
| 第六章 总结与展望 | 第52-54页 |
| 6.1 总结 | 第52页 |
| 6.2 展望 | 第52-54页 |
| 参考文献 | 第54-56页 |
| 攻读硕士学位期间的学术成果 | 第56页 |
