| 致谢 | 第7-8页 |
| 摘要 | 第8-9页 |
| ABSTRACT | 第9页 |
| 第一章 绪论 | 第15-24页 |
| 1.1 课题背景 | 第15-17页 |
| 1.2 USB3.0国内外研究现状 | 第17-18页 |
| 1.3 FPGA的相关综述 | 第18-20页 |
| 1.4 硬件描述语言概述 | 第20-22页 |
| 1.5 论文的主要内容及章节安排 | 第22-24页 |
| 1.5.1 论文主要研究内容 | 第22页 |
| 1.5.2 论文主要章节安排 | 第22-24页 |
| 第二章 8B/10B编码器和解码器设计 | 第24-36页 |
| 2.1 引言 | 第24页 |
| 2.2 8B/10B编码原理 | 第24-29页 |
| 2.3 8B/10B编码器设计 | 第29-32页 |
| 2.3.1 编码器数字电路设计 | 第29-32页 |
| 2.4 8B/10B解码器设计 | 第32-35页 |
| 2.5 本章小结 | 第35-36页 |
| 第三章 USB3.0中的弹性缓冲器设计 | 第36-45页 |
| 3.1 引言 | 第36页 |
| 3.2 弹性缓冲器的原理 | 第36-38页 |
| 3.2.1 USB3.0数据的传输过程 | 第36-37页 |
| 3.2.2 USB 3.0中弹性缓冲器的工作区域 | 第37-38页 |
| 3.2.3 USB3.0中弹性缓冲器的弹性缓冲容量 | 第38页 |
| 3.3 弹性缓冲器设计 | 第38-44页 |
| 3.3.1 设计方案 | 第38-39页 |
| 3.3.2 USB3.0中弹性缓冲器设计原理 | 第39-41页 |
| 3.3.3 异步FIFO设计 | 第41-42页 |
| 3.3.4 异步FIFO与弹性缓冲器的异同 | 第42-43页 |
| 3.3.5 弹性缓冲器设计 | 第43-44页 |
| 3.4 本章小结 | 第44-45页 |
| 第四章 符号检测与并串串并转换电路设计 | 第45-52页 |
| 4.1 引言 | 第45页 |
| 4.2 K28.5检测模块 | 第45-48页 |
| 4.2.1 K28.5检测模块的作用 | 第45页 |
| 4.2.2 K28.5检测模块设计 | 第45-47页 |
| 4.2.3 K28.5检测模块相应代码的编写 | 第47-48页 |
| 4.3 ReceiverStatus模块 | 第48-49页 |
| 4.3.1 ReceiverStatus模块的作用 | 第48-49页 |
| 4.3.2 ReceiverStatus模块的设计 | 第49页 |
| 4.4 串并转换电路和并串转换电路设计 | 第49-51页 |
| 4.4.1 串转并电路设计 | 第49-50页 |
| 4.4.2 并转串电路设计 | 第50-51页 |
| 4.5 本章小结 | 第51-52页 |
| 第五章 基于FPGA的64B/66B编解码设计与实现 | 第52-59页 |
| 5.1 引言 | 第52页 |
| 5.2 64B/66B编码和解码规则 | 第52-55页 |
| 5.2.1 概述 | 第52-53页 |
| 5.2.2 IEEE802.3ae标准解读 | 第53-55页 |
| 5.3 64B/66B编码器设计 | 第55-56页 |
| 5.3.1 编码器设计 | 第55页 |
| 5.3.2 编码器的改进 | 第55-56页 |
| 5.3.3 编码器时序仿真 | 第56页 |
| 5.4 64B/66B解码器设计 | 第56-58页 |
| 5.5 本章小结 | 第58-59页 |
| 第六章 总结与展望 | 第59-61页 |
| 6.1 文章工作的总结 | 第59-60页 |
| 6.2 展望 | 第60-61页 |
| 参考文献 | 第61-64页 |
| 攻读硕士学位期间的学术活动及成果情况 | 第64页 |
