IC卡AES协处理器的FPGA设计
| 摘要 | 第1-8页 |
| Abstract | 第8-9页 |
| 第1章 绪论 | 第9-19页 |
| ·智能IC卡及其系统概述 | 第9-11页 |
| ·智能IC卡 | 第9-10页 |
| ·IC卡系统 | 第10-11页 |
| ·IC卡及其系统的安全威胁 | 第11-12页 |
| ·IC卡信息安全 | 第12-14页 |
| ·信息安全 | 第12-13页 |
| ·非接触IC卡的认证过程 | 第13-14页 |
| ·密码技术 | 第14-17页 |
| ·密码体制的分类 | 第15-16页 |
| ·对称加密标准——AES | 第16-17页 |
| ·国内外研究现状 | 第17-18页 |
| ·论文的组成 | 第18-19页 |
| 第2章 AES算法原理 | 第19-30页 |
| ·AES的设计原理 | 第19-20页 |
| ·安全性原则 | 第19-20页 |
| ·实现性原则 | 第20页 |
| ·AES算法的数学基础 | 第20-22页 |
| ·以bit为系数的多项式运算(字节间运算) | 第20-21页 |
| ·以byte为系数的多项式运算(字间运算) | 第21-22页 |
| ·AES的整体结构 | 第22-24页 |
| ·迭代密码算法的结构分类 | 第22页 |
| ·Feistel网络结构 | 第22-23页 |
| ·替换／置换(SP)网络结构 | 第23页 |
| ·AES算法的结构 | 第23-24页 |
| ·算法描述 | 第24-28页 |
| ·轮函数 | 第25-27页 |
| ·密钥扩展 | 第27-28页 |
| ·算法的安全性能 | 第28-29页 |
| ·本章小结 | 第29-30页 |
| 第3章 AES协处理器的设计分析 | 第30-44页 |
| ·AES协处理器的基本结构 | 第30-31页 |
| ·加解密单元的工作模式及结构 | 第31-34页 |
| ·流水线结构 | 第32页 |
| ·内部流水线结构 | 第32-33页 |
| ·循环展开结构 | 第33-34页 |
| ·加解密单元的设计 | 第34-36页 |
| ·基本结构 | 第34-35页 |
| ·加解密单元的结构设计 | 第35-36页 |
| ·数据单元 | 第36页 |
| ·密钥扩展单元的设计 | 第36-38页 |
| ·控制单元的设计 | 第38-39页 |
| ·算法优化 | 第39-41页 |
| ·字节替换的优化 | 第39-40页 |
| ·列混合的优化 | 第40-41页 |
| ·AES协处理器的加密和解密过程 | 第41-43页 |
| ·本章小结 | 第43-44页 |
| 第4章 AES协处理器Verilog HDL描述 | 第44-56页 |
| ·集成电路的设计方法与流程 | 第44-45页 |
| ·硬件描述语言 | 第45-47页 |
| ·Verilog HDL | 第45-46页 |
| ·Verilog HDL与VHDL的比较 | 第46页 |
| ·Verilog HDL的主要功能 | 第46-47页 |
| ·Verilog HDL代码设计要点 | 第47-54页 |
| ·组合逻辑的描述 | 第47-49页 |
| ·时序逻辑的描述 | 第49-50页 |
| ·有限状态机的描述 | 第50-52页 |
| ·测试向量的描述 | 第52页 |
| ·可综合的Verilog HDL风格 | 第52-54页 |
| ·本章小结 | 第54-56页 |
| 第5章 AES协处理器的FPGA仿真、综合与验证 | 第56-68页 |
| ·FPGA设计流程 | 第56-59页 |
| ·电路设计与输入 | 第57-58页 |
| ·仿真验证 | 第58页 |
| ·综合优化 | 第58页 |
| ·设计实现 | 第58-59页 |
| ·下载验证 | 第59页 |
| ·开发工具 | 第59-60页 |
| ·Virtex xcv300pq240芯片 | 第60-61页 |
| ·AES协处理器的FPGA仿真和实现 | 第61-67页 |
| ·本章小结 | 第67-68页 |
| 总结 | 第68-70页 |
| 参考文献 | 第70-73页 |
| 致谢 | 第73-74页 |
| 附录A 攻读硕士学位期间论文发表情况 | 第74-75页 |
| 附录B 随论文附带磁盘文件的说明 | 第75页 |
