可复用IP核以及系统芯片SOC的测试结构研究
| 第一章 绪论 | 第1-24页 |
| 1．1 系统芯片SOC和IP核基本概念 | 第8-13页 |
| 1．1．1 系统芯片SOC | 第9-10页 |
| 1．1．2 IP核复用 | 第10-13页 |
| 1．2 系统芯片SOC测试挑战 | 第13-18页 |
| 1．2．1 核级测试问题 | 第15-16页 |
| 1．2．2 芯片级测试问题 | 第16-17页 |
| 1．2．3 测试调度 | 第17-18页 |
| 1．3 典型的SOC测试结构 | 第18-22页 |
| 1．3．1 测试激励源和响应分析器 | 第18-21页 |
| 1．3．2 测试访问机制TAM | 第21页 |
| 1．3．3 测试环 | 第21-22页 |
| 1．4 论文的研究重点以及章节安排 | 第22-24页 |
| 第二章 常用测试技术以及可测性设计方法 | 第24-36页 |
| 2．1 测试的基本概念 | 第24-26页 |
| 2．2 集成电路常用的测试技术 | 第26-29页 |
| 2．2．1 固定故障模型及其相应的测试技术 | 第26-27页 |
| 2．2．2 跳变故障模型及其相应的测试技术 | 第27-28页 |
| 2．2．3 IddQ测试 | 第28-29页 |
| 2．3 集成电路常用的可测性设计方法 | 第29-35页 |
| 2．3．1 基于扫描设计 | 第30-31页 |
| 2．3．2 内建自测试 | 第31-32页 |
| 2．3．3 边界扫描 | 第32-35页 |
| 2．4 本章小结 | 第35-36页 |
| 第三章 可复用IP核的测试结构 | 第36-69页 |
| 3．1 IP核自身电路逻辑的测试结构 | 第36-52页 |
| 3．1．1 基于扫描的数字核 | 第36-45页 |
| 3．1．2 存储器核 | 第45-50页 |
| 3．1．3 芯核 | 第50-52页 |
| 3．2 面向复用的IP核测试结构 | 第52-67页 |
| 3．2．1 测试环单元工作原理 | 第53-54页 |
| 3．2．2 IEEE P1500测试环 | 第54-58页 |
| 3．2．3 飞利浦测试环Test Shell | 第58-60页 |
| 3．2．4 三态测试环 | 第60-67页 |
| 3．3 本章小结 | 第67-69页 |
| 第四章 系统芯片SOC的测试结构 | 第69-99页 |
| 4．1 芯片测试存取机制TAM | 第69-77页 |
| 4．1．1 多路器访问TAM | 第69-71页 |
| 4．1．2 层次化边界扫描TAM | 第71-73页 |
| 4．1．3 核透明化TAM | 第73-75页 |
| 4．1．4 基于测试总线TAM | 第75-77页 |
| 4．2 基于CAS-BUS的芯片测试结构 | 第77-89页 |
| 4．2．1 CAS-BUS测试访问机制TAM | 第78-81页 |
| 4．2．2 基于CAS-BUS的SOC测试控制 | 第81-89页 |
| 4．3 基于三态测试环的芯片测试结构 | 第89-94页 |
| 4．3．1 测试调度 | 第89-91页 |
| 4．3．2 芯片测试控制器的设计 | 第91-94页 |
| 4．4 简单的芯片测试结构设计 | 第94-97页 |
| 4．4．1 芯片级测试控制器设计 | 第94-96页 |
| 4．4．2 模块设计中的一些特殊考虑 | 第96-97页 |
| 4．5 本章小结 | 第97-99页 |
| 第五章 测试调度 | 第99-113页 |
| 5．1 NP问题简介 | 第99-102页 |
| 5．1．1 NP问题 | 第99-101页 |
| 5．1．2 调度问题 | 第101-102页 |
| 5．2 测试调度的线性规划模型 | 第102-109页 |
| 5．3 基于遗传算法的测试调度 | 第109-112页 |
| 5．4 本章小结 | 第112-113页 |
| 第六章 结论和展望 | 第113-115页 |
| 6．1 论文的主要成果 | 第113-114页 |
| 6．2 进一步的研究工作 | 第114-115页 |
| 参考文献 | 第115-122页 |
| 作者攻读博士学位期间发表或录用的论文 | 第122页 |
| 作者攻读博士学位期间所获得的各种荣誉 | 第122-123页 |
| 致谢 | 第123页 |
