| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第9-17页 |
| 1.1 课题研究的背景及意义 | 第9-10页 |
| 1.2 高性能信息处理设备的研究现状 | 第10-13页 |
| 1.2.1 阵列式并行信息处理设备 | 第10-11页 |
| 1.2.2 高速串行总线交换技术 | 第11-12页 |
| 1.2.3 主流标准系统对比 | 第12-13页 |
| 1.3 主要研究目标 | 第13-14页 |
| 1.4 主要技术难点与研究内容 | 第14-15页 |
| 1.4.1 技术难点 | 第14-15页 |
| 1.4.2 研究内容 | 第15页 |
| 1.5 本文内容安排 | 第15-17页 |
| 第2章 系统方案设计 | 第17-33页 |
| 2.1 信息处理设备的指标要求 | 第17页 |
| 2.2 系统网络架构设计 | 第17-26页 |
| 2.2.1 系统整体设计 | 第18-19页 |
| 2.2.2 系统SRIO网络架构设计 | 第19-24页 |
| 2.2.3 系统千兆以太网网络架构设计 | 第24-26页 |
| 2.3 系统信息处理功能模块方案设计 | 第26-27页 |
| 2.4 系统监测与管理模块设计 | 第27-31页 |
| 2.4.1 CPU系统监测方案设计 | 第27-29页 |
| 2.4.2 系统管理总线方案设计 | 第29-31页 |
| 2.5 本章小结 | 第31-33页 |
| 第3章 系统关键电路的设计与实现 | 第33-73页 |
| 3.1 系统结构形态 | 第33-34页 |
| 3.1.1 系统硬件形态方案 | 第33-34页 |
| 3.2 双片TMS320C6678信息处理核心设计 | 第34-52页 |
| 3.2.1 单板架构设计 | 第34-36页 |
| 3.2.2 TMS320C6678核心电路设计 | 第36-38页 |
| 3.2.3 单板系统管理设计 | 第38-41页 |
| 3.2.4 单板电源设计 | 第41-47页 |
| 3.2.5 单板时钟设计 | 第47-51页 |
| 3.2.6 JTAG链路设计 | 第51-52页 |
| 3.3 Zynq-7035与CPS1848SRIO交换电路设计 | 第52-64页 |
| 3.3.1 单板架构设计 | 第52页 |
| 3.3.2 Zynq-7035核心电路设计 | 第52-57页 |
| 3.3.3 CPS-1848核心电路设计 | 第57-60页 |
| 3.3.4 SRIO交换板卡电源与时钟设计 | 第60-64页 |
| 3.4 X86系统监测板卡硬件电路设计 | 第64-71页 |
| 3.4.1 PCI-Express to SRIO网桥电路设计 | 第64-67页 |
| 3.4.2 BCM5389以太网交换电路设计 | 第67-69页 |
| 3.4.3 CPU系统监测板卡电源设计 | 第69-71页 |
| 3.5 系统支持电路设计 | 第71-73页 |
| 3.5.1 SMBUS管理总线设计 | 第71页 |
| 3.5.2 系统参考电源设计 | 第71-73页 |
| 第4章 高速信号完整性分析与PCB设计 | 第73-97页 |
| 4.1 VPX系统硬件特点与信号完整性关键部分 | 第73-74页 |
| 4.2 高速信号完整性指标要求 | 第74-78页 |
| 4.2.1 眼图与S参数在信号完整性分析中的应用 | 第74-77页 |
| 4.2.2 DDR3信号完整性要求与时序要求 | 第77页 |
| 4.2.3 SerDes信号完整性眼罩要求 | 第77页 |
| 4.2.4 通道延时要求 | 第77-78页 |
| 4.3 信号完整性设计与PCB设计 | 第78-88页 |
| 4.3.1 阻抗一致性设计 | 第78-82页 |
| 4.3.2 信号损耗问题 | 第82-86页 |
| 4.3.3 信号串扰问题 | 第86-88页 |
| 4.4 信号完整性仿真与分析 | 第88-96页 |
| 4.4.1 信号完整性仿真的方法 | 第89-92页 |
| 4.4.2 单板DDR3信号完整性仿真 | 第92-94页 |
| 4.4.3 单板HyperLink信号完整性仿真 | 第94页 |
| 4.4.4 跨板SRIO信号完整性仿真 | 第94-96页 |
| 4.5 本章小结 | 第96-97页 |
| 第5章 系统电路测试与性能测试 | 第97-113页 |
| 5.1 测试概览 | 第97-100页 |
| 5.2 电源负载与时序测试 | 第100-104页 |
| 5.2.1 电源输出电压与时序测试结果 | 第100-103页 |
| 5.2.2 电源负载压力测试 | 第103-104页 |
| 5.3 时钟信号测试 | 第104-106页 |
| 5.3.1 时钟测试结果 | 第105-106页 |
| 5.4 SerDes通道误码率测试 | 第106-109页 |
| 5.4.1 误码测试结果 | 第108-109页 |
| 5.5 系统并行计算能力测试 | 第109-110页 |
| 5.6 整机运行 | 第110-112页 |
| 5.7 本章小结 | 第112-113页 |
| 第6章 结论与展望 | 第113-115页 |
| 参考文献 | 第115-119页 |
| 攻读硕士学位期间所发表的学术论文 | 第119-121页 |
| 致谢 | 第121页 |
