| 作者简介 | 第2-4页 |
| 摘要 | 第4-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第11-19页 |
| 1.1 CCD发展简介与现状 | 第11-12页 |
| 1.2 CCD工作原理与驱动时序 | 第12-14页 |
| 1.3 CCD信号模拟处理前端的研究动态与研究意义 | 第14-15页 |
| 1.4 整体设计实现方案及论文的结构安排 | 第15-19页 |
| 第二章 CCD读出信号动态范围调整与降噪处理 | 第19-39页 |
| 2.1 可变增益放大器的设计基础 | 第19-24页 |
| 2.1.1 VGA的性能参数 | 第20-21页 |
| 2.1.2 VGA的主要结构及原理 | 第21-24页 |
| 2.2 CCD读出信号噪声分析 | 第24-26页 |
| 2.2.1 CCD噪声构成 | 第24页 |
| 2.2.2 CCD复位噪声的机理分析 | 第24-26页 |
| 2.3 相关双采样电路设计基础 | 第26-33页 |
| 2.3.1 相关双采样技术的工作原理 | 第26-27页 |
| 2.3.2 CDS电路模型 | 第27-33页 |
| 2.4 集成相关双采样与可变增益放大器设计 | 第33-38页 |
| 2.4.1 CDS及VGA一体化电路的系统结构 | 第33-36页 |
| 2.4.2 CDS及VGA一体化电路的仿真验证 | 第36-38页 |
| 2.5 小结 | 第38-39页 |
| 第三章 14位40MSPS ADC系统级设计与优化 | 第39-79页 |
| 3.1 流水线ADC的系统级设计与优化 | 第40-54页 |
| 3.1.1 采样电容缩减比例优化与单级量化精度的选取 | 第40-45页 |
| 3.1.2 比较器数目最优算法 | 第45-47页 |
| 3.1.3 系统第一级量化器精度的选取与线性度的关系 | 第47-50页 |
| 3.1.4 系统架构确定 | 第50-51页 |
| 3.1.5 各级采样电容的优化设计 | 第51-54页 |
| 3.2 流水线ADC关键电路模块设计 | 第54-73页 |
| 3.2.1 时钟产生电路 | 第54-62页 |
| 3.2.2 第一级MDAC电路的设计 | 第62-73页 |
| 3.3 仿真结果 | 第73-76页 |
| 3.3.1 运算放大器的仿真结果 | 第73-74页 |
| 3.3.2 栅压自举开关的仿真结果 | 第74-75页 |
| 3.3.3 MDAC的仿真结果 | 第75页 |
| 3.3.4 ADC整体仿真 | 第75-76页 |
| 3.4 小结 | 第76-79页 |
| 第四章 精确时钟内核电路原理与设计 | 第79-101页 |
| 4.1 CCD工作时序 | 第79-80页 |
| 4.2 基于DLL的多相位驱动时钟产生电路 | 第80-95页 |
| 4.2.1 启动控制电路设计 | 第81-82页 |
| 4.2.2 鉴相器电路设计 | 第82-84页 |
| 4.2.3 高线性电荷泵电路 | 第84-87页 |
| 4.2.4 低抖动延迟单元电路设计 | 第87-91页 |
| 4.2.5 时序边沿组合电路 | 第91-93页 |
| 4.2.6 子延时校准电路 | 第93-95页 |
| 4.3 仿真结果与分析 | 第95-100页 |
| 4.3.1 DLL核电路性能仿真 | 第95-97页 |
| 4.3.2 边沿组合电路功能验证 | 第97-98页 |
| 4.3.3 多相位时钟抖动特性仿真 | 第98-99页 |
| 4.3.4 子校准环路功能验证 | 第99-100页 |
| 4.4 小结 | 第100-101页 |
| 第五章 系统测试结果与分析 | 第101-109页 |
| 5.1 基本模块测试性能分析 | 第103-105页 |
| 5.1.1 参考电压测试 | 第103页 |
| 5.1.2 CCD驱动和复位时钟测试 | 第103-105页 |
| 5.2 系统整体性能测试 | 第105-108页 |
| 5.2.1 CCD信号读出时序调试 | 第105-106页 |
| 5.2.2 动态测试 | 第106-108页 |
| 5.3 小结 | 第108-109页 |
| 第六章 总结与展望 | 第109-111页 |
| 6.1 工作总结 | 第109-110页 |
| 6.2 研究展望 | 第110-111页 |
| 致谢 | 第111-113页 |
| 参考文献 | 第113-121页 |
| 攻读博士学位期间的研究成果 | 第121-122页 |
| 学术论文 | 第121-122页 |
| 参加研究的科研项目 | 第122页 |
