| 摘要 | 第5-7页 |
| ABSTRACT | 第7-8页 |
| 第一章 绪论 | 第12-28页 |
| 1.1 芯片的 ESD 问题 | 第12-14页 |
| 1.2 芯片 ESD 保护的基本原理 | 第14-15页 |
| 1.3 全芯片的 ESD 防护 | 第15-16页 |
| 1.4 常用的 ESD 保护器件 | 第16-20页 |
| 1.4.1 二极管 | 第16-17页 |
| 1.4.2 MOS 与 BJT | 第17-18页 |
| 1.4.3 电阻 | 第18-19页 |
| 1.4.4 SCR 器件 | 第19页 |
| 1.4.5 各种器件的 ESD 导通特性比较 | 第19-20页 |
| 1.5 芯片的 ESD 保护的研究现状与存在的问题 | 第20-26页 |
| 1.5.1 ESD 设计中存在的问题 | 第20-21页 |
| 1.5.2 ESD 设计的研究现状 | 第21-26页 |
| 1.6 本文的章节安排 | 第26-28页 |
| 第二章 芯片的 ESD 测试模式与失效判据 | 第28-39页 |
| 2.1 ESD 测试模式 | 第28-37页 |
| 2.1.1 人体模式 | 第28-29页 |
| 2.1.2 机器模式 | 第29页 |
| 2.1.3 组件充电模式 | 第29-31页 |
| 2.1.4 传输线脉冲模式 | 第31-35页 |
| 2.1.5 系统级 ESD 标准 | 第35-37页 |
| 2.2 ESD 测试的失效判据 | 第37-38页 |
| 2.2.1 漏电流绝对值 | 第37-38页 |
| 2.2.2 曲线偏移量 | 第38页 |
| 2.2.3 MOS 阈值电压 | 第38页 |
| 2.2.4. 芯片功能测试 | 第38页 |
| 2.3 本章小结 | 第38-39页 |
| 第三章 LDMOS 电流不均匀模型与新结构 | 第39-64页 |
| 3.1 LDMOS 电流不均匀模型 | 第39-57页 |
| 3.1.1 大注入对一维器件电场的影响 | 第39-51页 |
| 3.1.1.1 大注入对一维 P+/N 型二极管电场的影响 | 第39-43页 |
| 3.1.1.2 大注入对一维 N 型电阻电场的影响 | 第43-46页 |
| 3.1.1.3 大注入对一维 BJT 和 MOS 器件电场的影响 | 第46-48页 |
| 3.1.1.4 大注入对一维 LDMOS 电场的影响 | 第48-51页 |
| 3.1.2 大注入导致的二维 LDMOS 不均匀导通模型 | 第51-57页 |
| 3.2 抑制电流不均匀性的新型 LDMOS 结构 | 第57-63页 |
| 3.2.1 漏端镇流电阻的镇流原理 | 第57-59页 |
| 3.2.2 漏端镇流电阻对器件抗 ESD 能力影响的实验结果分析 | 第59-61页 |
| 3.2.3 高压 Nwell 漏端镇流电阻的新型器件结构与实验分析 | 第61-63页 |
| 3.3 本章小结 | 第63-64页 |
| 第四章 提高 LDMOS 维持电压新结构与特性研究 | 第64-89页 |
| 4.1 引言 | 第64-65页 |
| 4.2 强折回抑制的新型 LDMOS 结构 | 第65-72页 |
| 4.2.1 新型 LDMOS 的原理与分析 | 第65-67页 |
| 4.2.2 新型 LDMOS 的仿真与分析 | 第67-70页 |
| 4.2.3 新型 LDMOS 的实验结果与分析 | 第70-72页 |
| 4.3 减小源端对漏端电子注入的器件结构 | 第72-87页 |
| 4.3.1 源端注入对 MOS 器件维持电压影响的机理 | 第72-75页 |
| 4.3.1.1 共基极射极开路的情况 | 第72页 |
| 4.3.1.2 共射极基极开路的情况 | 第72-73页 |
| 4.3.1.3 ESD 应力下的情况 | 第73-75页 |
| 4.3.2 LDMOS 沟道长度对维持电压影响的实验结果分析 | 第75-78页 |
| 4.3.3 减小发射结注入的结构 | 第78-81页 |
| 4.3.4 减小基区输运系数的新型结构 | 第81-83页 |
| 4.3.5 PLDMOS 在 ESD 保护中的应用与实验结果分析 | 第83-87页 |
| 4.3.5.1 PLDMOS 结构与实验结果 | 第83-86页 |
| 4.3.5.2 PLDMOS 的导通均匀性仿真与分析 | 第86-87页 |
| 4.4 本章小结 | 第87-89页 |
| 第五章 内嵌 NPN 的 LDMOS 新结构与特性研究 | 第89-119页 |
| 5.1 引言 | 第89-90页 |
| 5.2 提升 LDMOS 失效电流的结构 | 第90-94页 |
| 5.2.1 内嵌 SCR 的 LDMOS 结构与实验分析 | 第90-91页 |
| 5.2.2 衬底触发的 LDMOS 结构 | 第91-94页 |
| 5.3 内嵌 NPN 的新型 LDMOS 结构与特性 | 第94-110页 |
| 5.3.1 新型 LDMOS 的导通原理 | 第94-98页 |
| 5.3.2 N+/LVPW 结与 N+/HVNW 结雪崩碰撞的区别 | 第98-100页 |
| 5.3.3 新型 LDMOS 实验结果与失效分析 | 第100-105页 |
| 5.3.3.1 实验结果 | 第100-104页 |
| 5.3.3.2 失效分析 | 第104-105页 |
| 5.3.4 漂移区长度对新型 LDMOS 影响的实验结果分析 | 第105页 |
| 5.3.5 栅电阻对新型 LDMOS 影响的实验结果分析 | 第105-108页 |
| 5.3.5.1 栅耦合技术的基本原理 | 第105-107页 |
| 5.3.5.2 栅电阻对新型 LDMOS 影响的实验结果分析 | 第107-108页 |
| 5.3.6 新型驱动级内嵌 NPN 的 LDMOS | 第108-110页 |
| 5.4 用于低压芯片保护的新型 SCR 结构 | 第110-117页 |
| 5.4.1 低压 CMOS 芯片的传统防护结构 | 第110-112页 |
| 5.4.2 新型 SCR 结构 | 第112-116页 |
| 5.4.2.1 新型 SCR 结构与工作原理 | 第112-114页 |
| 5.4.2.2 实验结果分析 | 第114-116页 |
| 5.4.3 新型输出级 SCR 保护结构 | 第116-117页 |
| 5.5 本章小结 | 第117-119页 |
| 第六章 结论与展望 | 第119-121页 |
| 6.1 全文总结 | 第119-120页 |
| 6.2 后续工作展望 | 第120-121页 |
| 致谢 | 第121-122页 |
| 参考文献 | 第122-132页 |
| 攻读博士学位期间取得的研究成果 | 第132-134页 |
