| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第10-11页 |
| 缩略语对照表 | 第11-14页 |
| 第一章 绪论 | 第14-22页 |
| 1.1 研究背景及面临的问题 | 第14-16页 |
| 1.2 NAND闪存差错控制技术研究现状 | 第16-19页 |
| 1.2.1 NAND闪存差错控制方法研究 | 第16-18页 |
| 1.2.2 LDPC码译码算法研究 | 第18-19页 |
| 1.3 研究意义及应用前景 | 第19-20页 |
| 1.4 本文主要研究工作和内容安排 | 第20-22页 |
| 第二章 NAND闪存概述与LDPC码译码算法 | 第22-36页 |
| 2.1 闪存概述 | 第22-24页 |
| 2.1.1 闪存的类型 | 第22-23页 |
| 2.1.2 NAND闪存的结构 | 第23-24页 |
| 2.2 NAND闪存操作模型及错误类型 | 第24-30页 |
| 2.2.1 NAND闪存操作模型 | 第24-27页 |
| 2.2.2 NAND闪存错误类型 | 第27-30页 |
| 2.3 LDPC码基本原理 | 第30-32页 |
| 2.3.1 LDPC码的定义及分类 | 第30页 |
| 2.3.2 LDPC码的表示方法 | 第30-32页 |
| 2.4 LDPC码迭代译码算法 | 第32-35页 |
| 2.4.1 LDPC码软判决译码算法 | 第32-35页 |
| 2.4.2 LDPC码硬判决译码算法 | 第35页 |
| 2.5 本章小结 | 第35-36页 |
| 第三章 LDPC码梯度下降比特翻转译码算法研究 | 第36-50页 |
| 3.1 LDPC码比特翻转译码算法 | 第36-44页 |
| 3.1.1 加权比特翻转译码算法 | 第36-42页 |
| 3.1.2 梯度下降比特翻转译码算法 | 第42-44页 |
| 3.2 改进的梯度下降比特翻转译码算法 | 第44-48页 |
| 3.2.1 改进译码算法的原理 | 第44-45页 |
| 3.2.2 改进译码算法描述 | 第45-46页 |
| 3.2.3 仿真结果分析 | 第46-48页 |
| 3.3 本章小结 | 第48-50页 |
| 第四章 面向NAND闪存的LDPC码比特翻转译码算法 | 第50-62页 |
| 4.1 闪存单元阈值电压分布 | 第50-56页 |
| 4.1.1 闪存单元阈值电压模型 | 第50-52页 |
| 4.1.2 闪存信道噪声模型 | 第52-56页 |
| 4.2 闪存中LDPC码比特翻转译码算法 | 第56-61页 |
| 4.2.1 闪存单元阈值电压感知 | 第56-58页 |
| 4.2.2 面向闪存的比特翻转译码算法描述 | 第58-59页 |
| 4.2.3 仿真结果分析 | 第59-61页 |
| 4.3 本章小结 | 第61-62页 |
| 结束语 | 第62-64页 |
| 参考文献 | 第64-68页 |
| 致谢 | 第68-70页 |
| 作者简介 | 第70-71页 |