| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第14-20页 |
| 1.1 研究背景与意义 | 第14-15页 |
| 1.1.1 MPSoC核间通信的发展过程 | 第14-15页 |
| 1.1.2 MPSoC核间高可靠通信体制研究的意义 | 第15页 |
| 1.2 国内外研究现状 | 第15-17页 |
| 1.3 本文主要研究内容 | 第17-18页 |
| 1.4 本文结构安排 | 第18-20页 |
| 第二章 MPSoC核间通信容错机制概述 | 第20-38页 |
| 2.1 MPSoC核间通信体制概述 | 第20-23页 |
| 2.1.1 MPSoC架构描述 | 第20-21页 |
| 2.1.2 基于片上网络的MPSoC核间通信分层模型 | 第21-23页 |
| 2.2 核间通信故障成因及故障分类 | 第23-28页 |
| 2.2.1 故障成因 | 第23-25页 |
| 2.2.2 故障分类 | 第25-26页 |
| 2.2.3 故障模型分类 | 第26-28页 |
| 2.3 片上网络链路故障模型及容错方法介绍 | 第28-34页 |
| 2.3.1 比特故障模型 | 第28-29页 |
| 2.3.2 数据链路层容错方法 | 第29-32页 |
| 2.3.3 传输层容错方法 | 第32-34页 |
| 2.4 片上网络常用检纠错码 | 第34-37页 |
| 2.4.1 检错码 | 第34-35页 |
| 2.4.2 纠错码 | 第35-37页 |
| 2.5 本章小结 | 第37-38页 |
| 第三章 基于跨层设计的包头高可靠检纠错方法 | 第38-50页 |
| 3.1 基于跨层设计的包头高可靠检纠错总体设计 | 第38-40页 |
| 3.2 基于跨层设计的包头高可靠检纠错码 | 第40-44页 |
| 3.2.1 编码方法 | 第40-41页 |
| 3.2.2 译码及检错方法 | 第41-42页 |
| 3.2.3 包头数据结构 | 第42-43页 |
| 3.2.4 包头检纠错编码容错能力及漏检率分析 | 第43-44页 |
| 3.3 基于跨层设计的包头检纠错硬件结构 | 第44-47页 |
| 3.3.1 包头检纠错编译码及检错电路 | 第44-46页 |
| 3.3.2 包头纠错的网络接口结构 | 第46-47页 |
| 3.4 控制逻辑信号的状态转移图 | 第47-49页 |
| 3.5 本章小结 | 第49-50页 |
| 第四章 低开销高可靠有效载荷容错设计 | 第50-60页 |
| 4.1 低开销高可靠片上网络优化空间分析及总体通信方案 | 第50-52页 |
| 4.2 低开销高可靠有效载荷纠错码 | 第52-57页 |
| 4.2.1 编码纠错能力需求分析 | 第52-53页 |
| 4.2.2 编码方法 | 第53-55页 |
| 4.2.3 译码方法 | 第55-56页 |
| 4.2.4 有效载荷数据结构 | 第56-57页 |
| 4.3 低开销高可靠有效载荷容错硬件设计 | 第57-59页 |
| 4.3.1 有效载荷编码电路 | 第57页 |
| 4.3.2 有效载荷译码电路 | 第57-59页 |
| 4.3.3 有效载荷容错的网络接口结构 | 第59页 |
| 4.4 本章小结 | 第59-60页 |
| 第五章 仿真及验证 | 第60-73页 |
| 5.1 仿真环境搭建 | 第60-62页 |
| 5.1.1 软件仿真平台介绍 | 第60-61页 |
| 5.1.2 硬件资源评估平台介绍 | 第61-62页 |
| 5.2 主要评价指标 | 第62页 |
| 5.3 包头检纠错方法仿真及分析 | 第62-68页 |
| 5.3.1 硬件开销 | 第62-64页 |
| 5.3.2 时延和功耗开销 | 第64-68页 |
| 5.4 片上网络性能分析 | 第68-70页 |
| 5.5 片上网络容错开销分析 | 第70-72页 |
| 5.6 本章小结 | 第72-73页 |
| 第六章 总结与展望 | 第73-75页 |
| 6.1 工作总结 | 第73-74页 |
| 6.2 工作展望 | 第74-75页 |
| 致谢 | 第75-76页 |
| 参考文献 | 第76-82页 |
| 在学期间取得的与学位论文相关的研究成果 | 第82-83页 |
