| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-13页 |
| 1.1 课题研究背景和意义 | 第8-10页 |
| 1.1.1 课题研究背景 | 第8-9页 |
| 1.1.2 课题研究意义 | 第9-10页 |
| 1.2 抗软错误研究现状 | 第10-11页 |
| 1.3 本文研究内容 | 第11-12页 |
| 1.4 本文章节安排 | 第12-13页 |
| 第2章 软错误来源及容错方法概要与仿真 | 第13-33页 |
| 2.1 软错误来源和介绍 | 第13-17页 |
| 2.1.1 单粒子翻转来源 | 第13-14页 |
| 2.1.2 单粒子翻转过程和分类 | 第14-17页 |
| 2.2 软错误容错方法概要与仿真 | 第17-31页 |
| 2.2.1 基于汉明码的SEU减缓技术 | 第18-24页 |
| 2.2.1.1 汉明码的原理分析 | 第19-21页 |
| 2.2.1.2 汉明码应用在FPGA的实现及仿真 | 第21-24页 |
| 2.2.2 基于三模冗余TMR的SEU缓解技术 | 第24-29页 |
| 2.2.2.1 TMR的原理分析 | 第24-28页 |
| 2.2.2.2 TMR的FPGA实现及仿真 | 第28-29页 |
| 2.2.3 基于定时刷新的SEU缓解技术 | 第29-31页 |
| 2.2.3.1 定时刷新的原理分析 | 第29-31页 |
| 2.2.3.2 定时刷新FPGA实现及仿真 | 第31页 |
| 2.3 三种抗软错误方法对比 | 第31-32页 |
| 2.4 本章小结 | 第32-33页 |
| 第3章 基于Kintex-7FPGA抗软错误应用平台设计 | 第33-50页 |
| 3.1 FPGA开发板结构和简介 | 第33-37页 |
| 3.1.1 FMC接口 | 第34-35页 |
| 3.1.2 以太网接口 | 第35-36页 |
| 3.1.3 时钟设计 | 第36-37页 |
| 3.2 电源功耗计算 | 第37-44页 |
| 3.2.1 FPGA功耗计算 | 第37-38页 |
| 3.2.2 FPGA工作电源功耗计算 | 第38-42页 |
| 3.2.3 开发板外围设备电源功耗估算 | 第42-44页 |
| 3.3 电源芯片选型 | 第44-47页 |
| 3.4 FPGA的eFuse简介 | 第47-49页 |
| 3.5 本章小结 | 第49-50页 |
| 第4章 抗软错误方法在实际平台中应用 | 第50-56页 |
| 4.1 UART抗软错误缓解IP核实现 | 第50-53页 |
| 4.1.1 SEMIP核硬件结构 | 第51-52页 |
| 4.1.2 SEMIP核的实现 | 第52-53页 |
| 4.2 UART通信的抗软错误方法实现 | 第53-55页 |
| 4.2.1 接收器的三模冗余设计 | 第53-54页 |
| 4.2.2 发送器的三模冗余设计 | 第54-55页 |
| 4.3 本章小结 | 第55-56页 |
| 第5章 总结和展望 | 第56-58页 |
| 5.1 论文总结 | 第56页 |
| 5.2 工作展望 | 第56-58页 |
| 参考文献 | 第58-62页 |
| 致谢 | 第62-63页 |
| 附录一在学期间科研成果 | 第63-64页 |
| 附录二在学期间参与项目 | 第64页 |