| 摘要 | 第1-8页 |
| Abstract | 第8-14页 |
| 第1章 绪论 | 第14-19页 |
| ·信道编码简介 | 第14-15页 |
| ·Turbo码的研究及应用现状 | 第15-16页 |
| ·论文研究背景 | 第16-17页 |
| ·论文主要研究内容和论文章节安排 | 第17-19页 |
| 第2章 Turbo编译码器硬件实现的研究现状 | 第19-27页 |
| ·FPGA/CPLD可编程器件技术 | 第19-24页 |
| ·可编程器件的发展及分类 | 第19-21页 |
| ·FPGA设计 | 第21页 |
| ·硬件描述语言介绍 | 第21-23页 |
| ·开发和仿真工具介绍 | 第23-24页 |
| ·Turbo编译码器硬件实现研究现状 | 第24-26页 |
| ·信道编译码器设计与应用技术现状 | 第24-25页 |
| ·基于FPGA可编程器件的Turbo编译码器技术与应用现状 | 第25-26页 |
| ·本章小节 | 第26-27页 |
| 第3章 分块归零处理Turbo编译码方案 | 第27-45页 |
| ·Turbo码编码器结构 | 第27-32页 |
| ·3GPP-LTE系统中应用的Turbo编码方案 | 第28-31页 |
| ·分块归零处理Turbo编码方案 | 第31-32页 |
| ·Turbo码迭代译码器结构 | 第32-38页 |
| ·Enhanced Max-Log-MAP算法 | 第33-36页 |
| ·IHDA停止迭代准则 | 第36页 |
| ·分块并行滑窗译码机制 | 第36-38页 |
| ·分块归零处理Turbo码性能 | 第38-44页 |
| ·分块归零处理Turbo码性能仿真 | 第38-41页 |
| ·滑窗处理译码方案性能 | 第41-42页 |
| ·IHDA停止迭代性能仿真 | 第42-44页 |
| ·本章小节 | 第44-45页 |
| 第4章 分块归零处理Turbo编译码器FPGA设计与实现 | 第45-72页 |
| ·分块归零处理Turbo编码器设计 | 第45-53页 |
| ·编码器外部接口 | 第45-47页 |
| ·编码器总体设计 | 第47页 |
| ·输入缓存模块设计 | 第47-49页 |
| ·分量编码器模块设计 | 第49-50页 |
| ·读地址产生模块设计 | 第50-52页 |
| ·输出缓存模块设计 | 第52页 |
| ·编码器总体控制模块 | 第52-53页 |
| ·分块归零处理Turbo译码器设计 | 第53-62页 |
| ·译码器外部接口 | 第54页 |
| ·译码器总体设计 | 第54-55页 |
| ·数据缓存系统设计 | 第55-56页 |
| ·并行译码器结构设计 | 第56-58页 |
| ·基于Max-Log-MAP算法的SISO设计 | 第58-61页 |
| ·动态停止迭代判断模块设计 | 第61-62页 |
| ·译码器总体控制模块设计 | 第62页 |
| ·分块归零处理编译码器仿真测试 | 第62-65页 |
| ·Testbench设计 | 第63-64页 |
| ·仿真执行及结果确认 | 第64-65页 |
| ·分块归零处理编译码器FPGA实现 | 第65-71页 |
| ·编译码器综合布局布线 | 第65-67页 |
| ·编译码器吞吐率分析 | 第67-69页 |
| ·译码器误码性能分析 | 第69-71页 |
| ·本章小节 | 第71-72页 |
| 第5章 结论与展望 | 第72-75页 |
| ·论文工作总结 | 第72-74页 |
| ·论文主要工作 | 第72-73页 |
| ·FPGA设计总结 | 第73-74页 |
| ·未来工作展望 | 第74-75页 |
| 致谢 | 第75-76页 |
| 参考文献 | 第76-80页 |
| 攻读硕士学位期间发表的论文及参与的科研项目 | 第80页 |