| 摘要 | 第1-7页 |
| Abstract | 第7-11页 |
| 第1章 绪论 | 第11-16页 |
| ·论文的研究背景 | 第11-12页 |
| ·论文的国内外研究现状 | 第12-14页 |
| ·LDPC码的发展历史和现状 | 第12-13页 |
| ·LDPC码译码器硬件实现的研究现状 | 第13-14页 |
| ·论文研究的目的、方法和意义 | 第14-15页 |
| ·论文研究的主要内容和组织结构 | 第15-16页 |
| 第2章 LDPC编码技术概述 | 第16-24页 |
| ·线性分组码 | 第16-17页 |
| ·LDPC码简介 | 第17-20页 |
| ·LDPC码的定义 | 第17页 |
| ·LDPC码的表示 | 第17-19页 |
| ·正则与非正则LDPC码 | 第19-20页 |
| ·LDPC码的编码构造 | 第20页 |
| ·IEEE 802.16e标准中定义的LDPC码 | 第20-23页 |
| ·本章小结 | 第23-24页 |
| 第3章 LDPC译码技术概述 | 第24-38页 |
| ·硬判决译码算法 | 第24-25页 |
| ·软判决译码算法 | 第25-30页 |
| ·概率域上的BP算法 | 第25-27页 |
| ·对数域上的BP算法 | 第27-28页 |
| ·Min-Sum算法 | 第28-29页 |
| ·改进的Min-Sum算法 | 第29-30页 |
| ·译码算法软件仿真与性能比较 | 第30-33页 |
| ·Offset Min-Sum算法定点化仿真 | 第33-37页 |
| ·本章小结 | 第37-38页 |
| 第4章 IEEE 802.16e标准LDPC译码器FPGA设计 | 第38-56页 |
| ·FPGA开发工具介绍 | 第38-40页 |
| ·IEEE 802.16e标准LDPC码译码器整体结构设计 | 第40-45页 |
| ·LDPC码译码器的基本结构 | 第40-42页 |
| ·IEEE 802.16e标准LDPC码译码器整体结构 | 第42-45页 |
| ·译码器各个子模块结构设计 | 第45-55页 |
| ·输入缓存模块 | 第45-47页 |
| ·信息存储模块 | 第47-49页 |
| ·校验节点功能单元模块 | 第49-51页 |
| ·变量节点功能单元模块 | 第51-52页 |
| ·输出缓存模块 | 第52-53页 |
| ·逻辑控制模块 | 第53-55页 |
| ·本章小结 | 第55-56页 |
| 第5章 IEEE 802.16e标准LDPC码译码器仿真测试与综合结果分析 | 第56-60页 |
| ·译码器仿真测试平台 | 第56-57页 |
| ·译码器硬件综合结果 | 第57页 |
| ·译码器性能分析 | 第57-59页 |
| ·本章小结 | 第59-60页 |
| 结论与展望 | 第60-62页 |
| 致谢 | 第62-63页 |
| 参考文献 | 第63-68页 |
| 攻读硕士期间发表的论文及参与的科研项目 | 第68页 |
