| 摘要 | 第11-12页 |
| ABSTRACT | 第12页 |
| 第一章 绪论 | 第14-24页 |
| 1.1 研究背景与意义 | 第14-16页 |
| 1.1.1 DSP的发展和特点 | 第14-15页 |
| 1.1.2 研究意义 | 第15-16页 |
| 1.2 M-DSP体系结构 | 第16-18页 |
| 1.2.1 内核结构 | 第16-17页 |
| 1.2.2 运算单元结构 | 第17-18页 |
| 1.3 相关研究 | 第18-22页 |
| 1.3.1 加法器的相关研究 | 第18-21页 |
| 1.3.2 shuffle的研究 | 第21-22页 |
| 1.3.3 低功耗的相关研究 | 第22页 |
| 1.4 研究内容和组成结构 | 第22-24页 |
| 1.4.1 本文的研究内容 | 第22-23页 |
| 1.4.2 论文的组成结构 | 第23-24页 |
| 第二章 定点ALU单元的结构设计 | 第24-37页 |
| 2.1 IALU指令集的设计 | 第24-27页 |
| 2.1.1 IALU设计要求 | 第24页 |
| 2.1.2 IALU单元指令设计 | 第24-27页 |
| 2.2 加法器分立式结构的IALU设计 | 第27-32页 |
| 2.2.1 整体结构 | 第27-28页 |
| 2.2.2 指令的实现 | 第28-32页 |
| 2.3 基于二级超前进位加法器的IALU设计 | 第32-35页 |
| 2.3.1 二级超前进位加法器的原理和结构 | 第32-34页 |
| 2.3.2 复用逻辑实现 | 第34-35页 |
| 2.4 两种IALU结构的对比 | 第35-36页 |
| 2.5 本章小结 | 第36-37页 |
| 第三章 shuffle单元的设计 | 第37-45页 |
| 3.1 shuffle单元的指令设计 | 第37-39页 |
| 3.1.1 shuffle指令编码格式 | 第38页 |
| 3.1.2 shuffle指令汇编格式 | 第38-39页 |
| 3.2 shuffle单元的结构设计 | 第39-44页 |
| 3.2.1 shuffle单元的结构设计 | 第39-41页 |
| 3.2.2 混洗指令的执行 | 第41-44页 |
| 3.3 本章小结 | 第44-45页 |
| 第四章 IALU单元及shuffle单元的验证 | 第45-61页 |
| 4.1 验证综述 | 第45-47页 |
| 4.1.1 功能验证 | 第45-46页 |
| 4.1.2 验证方案 | 第46-47页 |
| 4.2 IALU单元及Shuffle单元的验证 | 第47-60页 |
| 4.2.1 模块级验证 | 第47-51页 |
| 4.2.2 系统级验证 | 第51-55页 |
| 4.2.3 覆盖率分析 | 第55-56页 |
| 4.2.4 回归测试 | 第56-57页 |
| 4.2.5 等价性检查 | 第57-60页 |
| 4.3 本章小结 | 第60-61页 |
| 第五章 IALU单元及shuffle单元的优化与综合 | 第61-74页 |
| 5.1 IALU单元的优化 | 第61-68页 |
| 5.1.1 优化策略 | 第61页 |
| 5.1.2 IALU单元及Shuffle单元的优化 | 第61-65页 |
| 5.1.3 功耗优化策略 | 第65-68页 |
| 5.2 IALU单元及shuffle单元的综合 | 第68-73页 |
| 5.2.1 综合策略 | 第69-72页 |
| 5.2.2 综合结果 | 第72-73页 |
| 5.3 本章小结 | 第73-74页 |
| 第六章 结束语 | 第74-76页 |
| 6.1 全文工作总结 | 第74页 |
| 6.2 未来工作展望 | 第74-76页 |
| 致谢 | 第76-77页 |
| 参考文献 | 第77-80页 |
| 作者在学期间取得的学术成果 | 第80页 |