| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第8-17页 |
| 1.1 背景介绍 | 第8-9页 |
| 1.2 FPGA设计安全 | 第9-12页 |
| 1.2.1 FPGA基本结构 | 第9-10页 |
| 1.2.2 FPGA设计的安全问题 | 第10-11页 |
| 1.2.3 FPGA保护单元 | 第11-12页 |
| 1.3 FPGA IP保护方案 | 第12-15页 |
| 1.3.1 FPGA厂商提供的保护方案 | 第12-13页 |
| 1.3.2 FPGA IP保护方法的研究现状 | 第13-15页 |
| 1.4 论文的结构安排 | 第15-17页 |
| 第二章 物理不可克隆函数的研究现状与分析 | 第17-29页 |
| 2.1 PUF的工作原理 | 第17-18页 |
| 2.2 PUF的种类及实现方法 | 第18-25页 |
| 2.2.1 基于存储的PUF | 第18-20页 |
| 2.2.2 基于延迟的PUF | 第20-25页 |
| 2.3 PUF的应用 | 第25-28页 |
| 2.3.1 安全密钥存储 | 第26页 |
| 2.3.2 设备验证 | 第26-27页 |
| 2.3.3 FPGA IP保护 | 第27-28页 |
| 2.4 本章小结 | 第28-29页 |
| 第三章 IP硬核保护方案及RO PUF电路的设计 | 第29-41页 |
| 3.1 IP硬核保护方案的设计 | 第29-31页 |
| 3.1.1 角色定义 | 第29-30页 |
| 3.1.2 IP硬核保护方案 | 第30-31页 |
| 3.2 可选仲裁型RO PUF | 第31-33页 |
| 3.2.1 可选仲裁型RO PUF的基本结构 | 第32页 |
| 3.2.2 可选仲裁型RO-2 PUF | 第32-33页 |
| 3.3 N选1型RO PUF | 第33-40页 |
| 3.3.1 N选1型RO PUF的基本结构 | 第33-34页 |
| 3.3.2 逻辑混合技术 | 第34-38页 |
| 3.3.3 后处理过程 | 第38-40页 |
| 3.4 本章小结 | 第40-41页 |
| 第四章 集成RO PUF逻辑的IP硬核设计流程 | 第41-49页 |
| 4.1 IP设计与输入 | 第42页 |
| 4.2 综合 | 第42-43页 |
| 4.3 网表级逻辑混合 | 第43-44页 |
| 4.4 布局约束 | 第44-45页 |
| 4.5 布局与布线 | 第45-48页 |
| 4.6 IP封装 | 第48页 |
| 4.7 本章小结 | 第48-49页 |
| 第五章 电路实现与性能分析 | 第49-59页 |
| 5.1 实验设置 | 第49-51页 |
| 5.2 面积评估 | 第51-52页 |
| 5.2.1 N选1型RO PUF和可选仲裁型RO PUF的面积评估 | 第51页 |
| 5.2.2 混合N选1型RO PUF的面积评估 | 第51-52页 |
| 5.3 性能分析 | 第52-57页 |
| 5.3.1 独特性 | 第52-54页 |
| 5.3.2 可靠性 | 第54-56页 |
| 5.3.3 随机性 | 第56-57页 |
| 5.4 本章小结 | 第57-59页 |
| 第六章 总结与展望 | 第59-60页 |
| 参考文献 | 第60-65页 |
| 发表论文和参加科研情况说明 | 第65-66页 |
| 致谢 | 第66-67页 |