基于DSP芯片存储器技术研究与设计
| 摘要 | 第1-11页 |
| ABSTRACT | 第11-12页 |
| 第一章 绪论 | 第12-21页 |
| ·课题背景 | 第12-13页 |
| ·存储器概述 | 第13-15页 |
| ·相关研究 | 第15-18页 |
| ·低功耗技术相关研究 | 第16-17页 |
| ·高性能存储器设计优化技术相关研究 | 第17-18页 |
| ·本文主要工作 | 第18-20页 |
| ·论文组织结构 | 第20-21页 |
| 第二章 低功耗DARAM结构及电路设计 | 第21-49页 |
| ·存储器的总体结构及其功耗分析 | 第21-25页 |
| ·存储器总体结构 | 第21-22页 |
| ·存储器低功耗技术分析 | 第22-25页 |
| ·低功耗DARAM整体结构 | 第25-28页 |
| ·DARAM时序 | 第28-29页 |
| ·存储单元设计 | 第29-31页 |
| ·译码电路设计 | 第31-42页 |
| ·地址译码器概述 | 第32-34页 |
| ·译码逻辑设计 | 第34-42页 |
| ·灵敏放大器电路设计 | 第42-46页 |
| ·灵敏放大器概述 | 第42-45页 |
| ·灵敏放大器逻辑设计 | 第45-46页 |
| ·读写电路设计 | 第46-48页 |
| ·本章小结 | 第48-49页 |
| 第三章 Cache结构及电路设计 | 第49-59页 |
| ·Cache整体结构 | 第49-53页 |
| ·基于堆栈方式的替换策略 | 第53-56页 |
| ·替换算法概述 | 第53-54页 |
| ·堆栈算法设计实现 | 第54-56页 |
| ·CAM存储单元设计 | 第56-57页 |
| ·译码电路设计 | 第57-58页 |
| ·本章小结 | 第58-59页 |
| 第四章 低功耗DARAM版图设计 | 第59-68页 |
| ·DARAM版图布局规划 | 第59-60页 |
| ·DARAM版图单元设计 | 第60-64页 |
| ·存储单元版图设计 | 第61-62页 |
| ·译码器版图设计 | 第62-63页 |
| ·读写通路版图设计 | 第63-64页 |
| ·DARAM版图模拟 | 第64-66页 |
| ·本章小结 | 第66-68页 |
| 第五章 Cache版图设计 | 第68-73页 |
| ·Cache版图布局 | 第68页 |
| ·Cache版图单元设计 | 第68-71页 |
| ·译码电路版图设计 | 第68-69页 |
| ·CAM单元版图设计 | 第69-70页 |
| ·堆栈策略的版图实现 | 第70-71页 |
| ·Cache版图模拟 | 第71-72页 |
| ·本章小结 | 第72-73页 |
| 第六章 结束语 | 第73-75页 |
| ·全文工作总结 | 第73-74页 |
| ·工作展望 | 第74-75页 |
| 致谢 | 第75-77页 |
| 参考文献 | 第77-80页 |
| 作者在学期间取得的学术成果 | 第80页 |
